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ADSP-BF561
并行外设接口时序
表21
和
图13
通过
图16
，描述并行
外设接口操作。
表21.并行外设接口时序
参数
时序要求
t
PCLKW
PPI_CLK宽度
1
t
PCLK
PPI_CLK期
1
外部帧同步设置PPI_CLK前
t
SFSPE
t
HFSPE
外部帧同步保持PPI_CLK后
t
SDRPE
接收数据设置PPI_CLK前
t
HDRPE
接收数据保持PPI_CLK后
开关特性
t
DFSPE
内部帧同步延迟PPI_CLK后
内部帧同步保持PPI_CLK后
t
HOFSPE
t
DDTPE
数据传输延迟PPI_CLK后
t
HDTPE
传输数据保持PPI_CLK后
1
民
5.0
13.3
4.0
1.0
3.5
2.0
最大
单位
ns
ns
ns
ns
ns
ns
8.0
1.7
8.0
2.0
ns
ns
ns
ns
对于使用内部产生的帧同步的PPI模式下， PPI_CLK频率不能超过F
SCLK
/ 2 。对于没有帧同步或外部帧同步信号， PPI_CLK模式
不能超过75MHz的和f
SCLK
应等于或大于PPI_CLK 。
FRAME
SYNC
IS
驱动的
OUT
POLC = 0
PPI_CLK
DATA0
IS
采样
PPI_CLK
POLC = 1
t
t
HOFSPE
POLS = 1
PPI_FS1
POLS = 0
DFSPE
POLS = 1
PPI_FS2
POLS = 0
t
SDRPE
t
HDRPE
PPI_DATA
图13. PPI GP RX模式与内部帧同步定时
版本A |
第28页60 |
2006年5月
