功能说明
在11C90包含四个ECL触发器的ECL到TTL
转换器和用活性肖特基TTL输出缓冲器
拉三个触发器的操作作为同步
移位计数器驱动第四触发器操作为
异步触发内部反馈的逻辑是这样的
该TTL输出和Q ECL输出为高电平六
为5个时钟周期的模式时钟周期和LOW
控制（ M）输入可以修改的反馈，使
输出高电平为5个时钟周期，低的5个时钟
周期，计数序列表所示
反馈逻辑是这样的，瞬间的输出变为
高电路已致力于对是否
输出期间将有10或11个时钟周期，这
意味着，在M输入的后续变化信号IN-
cluding解码尖峰将会对当前没有影响
输出周期为一个M输入唯一的时序限制的显
纳尔是，它是在至少一个建立时间的所需状态
随后，在显示的HHLL状态时钟前
通过外部的对数表允许的传输延迟
集成电路的M输入是通过设计它使用最大化
在11C90输出的上升沿作为其活性边缘
这给出的10个时钟周期减去容许延迟
在CP的11C90的Q延迟和M键CP的设置时间
如果外部逻辑使用负输出转换为
主动边缘的允许延迟被减少到5个时钟
周期减去前面提到的延迟和设置
时间
电容耦合触发由400X简化重
体管，连接销15的内部V
BB
参考
通过连接这对CP输入，如图
科幻gure 3
该
时钟将自动为中心的输入阈值A
50％的时钟占空比提供最快运行
由于触发器主从类型与时钟偏移
主机和从机此功能可确保与阈值
该电路将与具有时钟波形的操作
非常缓慢的上升和下降时间，从而没有最大
频率限制建议最低和马克西 -
妈妈时钟幅度作为频率和温的函数
perature示于标有图形
图2
当
CP或任何其他输入是从另一个ECL电路驱动
正常的ECL终止方法推荐一个
方法中指示
图4
其他ECL终止
方法是在F100K ECL设计指南中讨论
（数据手册的第5章）
TL F 9892 - 10
图3电容耦合时钟
TL F 9892 - 11
Z
O
X
R
1
X
R
2
X
50
80 6
130
75
121
196
100
162
261
V
EE
E B
5 2V V
CC
e
0V V
TT
E B
2 0V
通过终止线图4时钟由ECL来源
当M个输入是从一个TTL输出操作驱动
从相同的V
CC
和地面（Ⅴ
EE
）内部2的kX
电阻可以用来拉TTL输出可达如图
图5
某些类型的TTL输出，只会拉至
的V 2二极管滴内
CC
这是不够高
11C90输入电阻将通过拉动信号了
阈值区域，虽然这个最后的上升可能有点
根据布线电容电阻网络慢
这给了更快的上升，也降低阻抗显示在
图6
TL F 9892 - 12
图5使用内部上拉与TTL源
TL F 9892- 5
TL F 9892 - 13
图2 AC耦合触发特性
图6更快的低阻抗TTL到ECL接口
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