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ADC081500
引脚说明和等效电路
引脚功能
PIN号
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112
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115
116
117
118
122
123
124
125
符号
D7
D7+
D6
D6+
D5
D5+
D4
D4+
D3
D3+
D2
D2+
D1
D1+
D0
D0+
Dd7
Dd7+
Dd6
Dd6+
Dd5
Dd5+
Dd4
Dd4+
Dd3
Dd3+
Dd2
Dd2+
Dd1
Dd1+
Dd0
Dd0
等效电路
（续）
描述
未延迟的的LVDS数据输出
输出多路分解器。与DD的输出相比，
这些输出代表了以后的样品。这些
输出应始终与一个100Ω端接
微分电阻。
这是一个CLK推迟了LVDS数据输出
周期中的输出多路分解器。用D相比
产出，这些产出所代表的较早的时间
样本。这些输出应该总是被终止
一个100Ω差分电阻。
79
80
OR +
或 -
超出范围的输出。差分高，这些引脚
表示该差分输入超出范围
（在该范围以外
±
325 mV或
±
435毫伏所定义
在FSR引脚） 。
82
81
DCLK +
DCLK-
差分时钟输出用于锁存输出数据。
延迟和非延迟的数据输出被提供
同步的这个信号。这个信号是在1/2的
输入时钟速率在SDR模式和在1/4的输入时钟
速率在DDR模式。在DCLK输出不
在校准周期活跃。
模拟电源引脚。绕过这些引脚
地面上。
输出驱动器的电源引脚。绕过这些引脚
DR GND 。
接地回路V
A
.
2, 5, 8, 13, 16, 17,
20, 25, 28, 33, 128
40, 51 ,62, 73, 88,
99, 110, 121
1, 6, 9, 12, 21, 24,
27, 41
V
A
V
DR
GND
5
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