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ADC081500
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值和串行接口的时钟。
配合该引脚为高电平正常的差分DCLK和数据
幅度。地面该引脚为减少差异
输出幅度和减小的功率消耗。看
1.1.6节。当在扩展控制模式是
启用时，此引脚用作SCLK输入，
时钟在串行数据。参见1.3节
DCLK边沿选择，双倍数据速率和启用
串行数据输入。该输入设置的输出边缘
DCLK +在其中的输出数据转换。 （见
第1.1.5.2 ） 。当该引脚悬空或连接
到1/2电源电压，DDR时钟使能。
当启用扩展控制模式，该引脚
用作（ SDATA ）输入。详情请参考1.2
在扩展控制模式的详细信息。
DCLK复位。该引脚上的正脉冲来
复位和同步多个的DCLK输出
转换器。请参见第1.5节的详细说明。
掉电引脚。在PD引脚上的逻辑高电平，
器件进入掉电模式。
校准周期启动。最低80输入时钟
循环逻辑低后跟最少80输入的
时钟周期高该引脚上发起的自校准
序列。参见2.4.2节。
满量程范围选择和扩展控制使能。
在非扩展控制模式，逻辑低该引脚上
设置满量程差分输入范围到650毫伏
P-P
.
该引脚上的逻辑高电平设置满量程差分
输入范围为870毫伏
P-P
。参见1.1.4节。要启用
在扩展控制模式，由此，串行接口
和控制寄存器采用，使该引脚为
浮动或将其连接到等于V的电压
A
/ 2 。看
1.2节对扩展的控制信息
模式。
延迟校准和串行接口芯片选择。同
逻辑高或低引脚14 ，此引脚用作
校准延迟并设置输入时钟的数量
开始校准前电后循环（见
第1.1.1节） 。随着14脚悬空，此引脚充当
使能引脚串行接口输入和CalDly
值变为"0" （短的延迟与无规定
长电校准延迟）。
3
OUTV /
SCLK
4
OutEdge /
DDR /
SDATA
15
DCLK_RST
26
PD
30
CAL
14
FSR / ECE
127
CalDly /
SCS
3
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