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ADC081500
1.0功能描述
输入满量程电压调整
地址： 3H （ 0011B ）
（续）
W表示只（ 0x807F ）
D15
（MSB）
D7
（ LSB ）
位15 ： 7
D14
D13
D12
D11
D10
D9
D8
调整值
D6
1
D5
1
D4
1
D3
1
D2
1
D1
1
D0
1
由用户提供的DCLK_RST脉冲开采。这使得
在一个系统中存在多个ADC以有其DCLK （和数据）的
同时输出的过渡相对于所述共享
CLK输入，它们都使用了采样。
该DCLK_RST信号必须遵守的一些时序要求一
这示于ments
图6 ，图7中
和
图8
of
时序图。该DCLK_RST脉冲必须是一个
最小宽度和边缘的无效必须遵守的设置
和保持时间相对于CLK输入的上升沿。
这些时间是在交流电气Characteris-规定
抽动表。
该DCLK_RST信号可以被断言异步于
输入时钟。如果DCLK_RST是断言，在DCLK输出
立即在指定状态下举行。的状态下
通过确定在复位周期期间DCLK被保持
操作模式（SDR / DDR ）和输出的设定
边缘配置引脚或位。 （参考
图6 ，图7中
和
图8
在DCLK复位状态下） 。因此，
根据当DCLK_RST信号被断言时，
有可能是在此的窄脉冲在DCLK的线
复位事件。当DCLK_RST信号被解除断言在
与CLK的上升沿，在下一个CLK同步
下降沿与那些同步输出DCLK
其他ADC081500s在系统中。在DCLK输出恩
一个恒定的延迟后再次禁止时（相对于输入时钟
频） ，它等于在CLK输入到DCLK的输出
延迟（T
SD
） 。该设备始终表现出这种延迟character-
信息研究所在正常的操作。
在DCLK - RST引脚不能被拉高，而
校准过程中运行（而CalRun为高） 。干
这样可能导致在所述数字电路的数字毛刺，导致
在腐败的校准和无效。
输入满量程电压调整数值。该
输入满量程电压的ADC或增益
线性和单调地调节带9
位的数据值。调整范围为
±
标称700毫伏的20％
P-P
迪FF erential
值。
0000 0000 0
1000 0000 0
默认值
1111 1111 1
560mV
P-P
700mV
P-P
840mV
P-P
为了获得最佳性能，建议
在此字段中的值被限制为
范围0110 0000 0B 1110 0000 0B 。即，
限制调节量，以
±
15％。该
剩余
±
5 ％的余量允许
ADC本身的满量程变化。增益
调整
是否
不
要求
ADC
重新校准。
POR状态： 1000 0000 0B （不调整）
位6 ： 0
必须设置为1b
2.0应用信息
2.1参考电压
为ADC081500的参考电压从一个衍生
1.254V带隙基准，其中的缓存版本
引脚31 ，V提供
BG
为了方便用户，并且具有
的输出电流能力
±
100 μA 。该参考
如果需要更多的电流电压应进行缓冲。
内部带隙衍生的基准电压有公称
为650毫伏或870毫伏纳尔值，如由FSR的确定
脚和第1.1.4描述。
没有为使用外部基准电压源没有提供
电压，但满量程输入电压可以调节
通过扩展控制配置寄存器
模式，如第1.2节解释。
差动输入信号到所选择的满量程电平将
被数字化，以8位。信号偏移超出满量程
区间将在输出被截断。这些大信号excur-
sions也将激活或输出的时间，即
信号超出范围。参见第2.2.2节。
在V的一个额外功能
BG
销的是，它可以用来
提高的LVDS输出的共模电压。
输出失调电压（V
OS
）通常为800mV时的
V
BG
引脚被用作输出或者悬空。为了提高
LVDS的偏置电压到1200mV的V的典型值
BG
销可以直接连接到供电轨。
2.2模拟输入
模拟输入为差分1到的信号
源可以交流耦合或直流再加。满量程
输入范围选择与FSR引脚为650毫伏
P-P
or
870毫伏
P-P
或者，可以调整至560毫伏的值
P-P
25
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1.4.1注意关于扩展模式偏移校正
当使用的输入失调调整寄存器，下面
信息应予注意。
对于0000和0000 -0000 0000偏移值，实际
偏移是不一样的。通过改变在此仅在符号位
情况下，在约1 / 10的数字输出码的偏移量的步骤
的LSB是经验丰富。这被更清楚地显示在
下图。
20153130
图10.扩展模式偏移行为
1.5多ADC同步
该ADC081500具有精确复位功能的
采样时钟输入DCLK输出关系为阻止 -
