飞利浦半导体
产品speci fi cation
可预置同步BCD十年
加/减计数器
特点
同步可逆计数
异步并行加载
异步复位
可扩展，无需外部逻辑
输出能力：标准
I
CC
类别： MSI
概述
该74HC / HCT192是高速硅栅CMOS器件
引脚与低功率肖特基TTL兼容
（ LSTTL ） 。它们与JEDEC规定的遵守
没有标准。 7A 。
该74HC / HCT192是同步的BCD向上/向下
计数器。分离向上/向下时钟， CP的
U
和CP
D
分别为，简化操作。输出改变状态
与同步的低到高的过渡要么
时钟输入。如果CP
U
时钟脉冲CP时
D
举行
高，设备将向上计数。如果CP
D
时钟脉冲
而CP
U
保持高电平时，器件会倒计时。只
一个时钟输入端可以在任何时间保持高电平，或
错误操作会导致。该装置可被清零
在任何时候通过异步主复位输入（ MR） ;
它也可以被并行地通过激活装
异步并行加载输入（ PL ） 。
在“ 192 ”包含四个主从JK触发器的
必要的控制逻辑，提供异步
复位，负载和同步向上计数和向下计数
功能。
每个触发器包含从JK反馈掌握，
这样在CP由低到高的跳变
D
输入会
减计数被一个，而在类似的过渡
CP
U
输入将由一个前进的罪名。
74HC/HCT192
一个时钟应保持高电平，同时与计数
其他，否则电路要么由两个的或不计数
在所有的，根据不同的第一触发器，状态这
不能切换，只要时钟输入为低电平。
需要可逆的操作必须使应用程序
倒车决定而激活时钟为高，以
避免错误计数。
终端数（ TC
U
）和终端倒计时
（ TC
D
）输出通常为高。当该电路具有
达9的最大计数状态，下一个
HIGH到LOW CP的过渡
U
会导致TC
U
变低。
TC
U
将保持在低水平，直到CP
U
再次变为高电平，复制
的计数时钟。
同样， TC
D
输出变为低电平时，电路处于
零状态和CP
D
变低。终端计数
输出可用于为时钟输入信号，到下一个
更高阶的电路在多级计数器的，因为它们
复制时钟波形。多级计数器不会
是完全同步的，由于存在轻微的延迟时间
差异增加了对添加的每个阶段。
该计数器可以由异步并行预置
该电路的负载能力。信息存在于
并行数据输入（D
0
到D
3
）被加载到计数器
并出现在输出（Q
0
以Q
3
），而不管该
时钟输入端并联负载时的条件（ PL ）
输入为低电平。在主复位高电平（ MR）输入
将禁用并行加载大门，同时覆盖时钟
输入和设置所有输出（Q
0
以Q
3
）低。如果所述一个
时钟输入为低电平期间和复位或负载后
操作时，该时钟的下一个低到高的转变
将被解释为一个合法的信号和将
计数。
1990年12月
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