106.25MHz/212.5MHz/425MHz

时钟振荡器

引脚说明

针

名字

功能

输出使能。片内上拉电阻。 OE连接到逻辑高电平，V

CC

或者悬空以使

输出时钟。 OE连接到逻辑低或GND禁用输出时钟。该LVPECL输出

时钟设定为高阻抗时禁用。 LVDS的输出时钟被锁定到一个差动

高时禁用。

无连接

地

正面的时钟输出， LVPECL或LVDS

消极的时钟输出， LVPECL或LVDS

+ 3.3V电源

裸露焊盘。裸露焊盘必须用于散热功能。这种垫可以连接到

地面上。

DS4106/DS4212/DS4425

1

OE

2, 7–10

3

4

5

6

—

北卡罗来纳州

GND

OUTP

OUTN

V

CC

EP

详细说明

在DS4106 / DS4212 / DS4425结合了水晶和

IC形成精确时钟。图1显示了一个功能 -

该设备的人的示意图。该集成电路包括一个晶体

振荡器，低噪声的PLL ，可选择的时钟分频器税务局局长

cuitry ，和一个输出缓冲器。该PLL由digi-的

河谷相位/频率检测器（PFD ）和低抖动

一代VCO。将VCO信号由时钟 - 缩放

分频电路和施加到输出缓冲器中。

输出驱动器

所有的设备都可以与任何LVPECL

（ DS4106A / DS4212A / DS4425A ）或LVDS （ DS4106B /

DS4212B / DS4425B ）输出缓冲器。在不需要时，

输出缓冲器可以被禁用。禁用时，

LVPECL的输出缓冲变为一个高阻抗状态。

然而， LVDS输出到差分逻辑

1 （ OUTP锁定高和OUTN锁定为低电平）时，

输出被禁止。

附加信息

对于更多的可用频率，请参考DS4125

在数据表

www.maxim-ic.com/DS4125.

V

CC

OUTP

振荡器

扩音器

PFD

环路滤波器

VCO

计数器M

产量

卜FF器

OUTN

V

CC

DS4106/

DS4212/

DS4425

计数器n

OE

GND

图1.功能框图

_______________________________________________________________________________________

5