双路10位， 20Msps的， + 3V ，低功耗ADC
内部基准及并行输出
MAX1184
5个时钟周期的延迟
N
N+1
N+2
N+3
N+4
N+5
N+6
模拟量输入
时钟输入
t
DO
数据输出
D9A–D0A
N-6
N-5
N-4
t
CH
N-3
t
CL
N-2
N-1
N
N+1
数据输出
D9B–D0B
N-6
N-5
N-4
N-3
N-2
N-1
N
N+1
图3.系统时序图
OE
t
启用
产量
D9A–D0A
高-Z
t
关闭
高-Z
放大器。用户可以选择右手
ISO
和C
IN
val-
的UE来优化过滤器的性能，以满足一台特殊
LAR应用。对于在图5中， R中的应用
ISO
of
50Ω放置在电容性负载，以防止前
振铃和振荡。在22pF的
IN
电容器作为
一个小的旁路电容。
有效数据
采用变压器耦合
一个RF变压器（图6 ）提供了一个很好的解决方案
化到一个单端信号源的信号转换成一个完全
差分信号，由MAX1184以优化所需
妈妈的表现。连接的中心抽头
变压器COM提供了一个V
DD
/ 2的DC电平移位到
的输入。尽管1：1的变压器示出，一个步进
升压变压器可被选择来降低驱动
要求。从输入减小的信号摆幅
驱动程序，如运算放大器，也可以改善过
所有的失真。
在一般情况下， MAX1184提供了更好的SFDR和
总谐波失真比单全差分输入信号
端驱动，特别是对非常高的输入频率。
在差分输入模式，偶次谐波是
较低的两个输入端（ INA + ， INA-和/或INB + ， INB- ）是
平衡的，并且每个ADC输入仅需要
产量
D9B–D0B
高-Z
有效数据
高-Z
图4.输出时序图
应用信息
图5示出含有一个典型的应用电路
两个单端至差分转换器。内部
基准提供了一个V
DD
/ 2输出电压电平
转移的目的。输入缓冲和随后劈开
电压跟随器和逆变器。每一个低通滤波器
ADC抑制一些宽带噪声的associat-
ED与高速运算放大器跟随
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