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10/100非PCI以太网单芯片MAC + PHY
数据表
第7章功能描述
7.1
时钟发生器
1. XTAL1和XTAL2引脚被连接到25MHz的晶体。
2. TX25是一个输入时钟。这将是连接到MII的特定的PHY的半字节速率（2.5
兆赫为10 Mbps的PHY和25兆赫的100 Mbps的PHY ） 。
3. RX25 - 这是MII半字节速率来接收用于采样时钟接收到的数据和半字节
运行的接收状态机。 （ 2.5兆赫的10 Mbps的PHY和25兆赫的100 Mbps的PHY ） 。
4. LCLK - 总线时钟 - 同步访问使用的BIU 。最高频率为50 MHz的
为VL总线模式和8.33兆赫为EISA从属DMA 。
7.2
CSMA / CD BLOCK
这是一个16位的导向块，用fully-独立的发送和接收逻辑。在数据路径中
进出块的包括两个16位宽的单向的FIFO接口的DMA数据块。该
的FIFO存储32位DMA端口，利用32位数据通道内存，但FIFO中
本身是16位宽。所述控制路径包括一组寄存器，通过接口到CPU的
该BIU 。
7.2.1
DMA块
此块访问存储的数据包代表CSMA / CD的，获取的数据传输和存储
接收到的数据。它连接了CSMA / CD发送和接收FIFO一侧和仲裁
框上的其它。增加带宽到内存中， 50MHz的时钟用于由DMA块
数据通路是32位宽。
例如，有效接收以100 Mbps期间， CSMA / CD块将写一个字到
接收FIFO每值为160ns 。在DMA将读取FIFO和积累两个词在输出端口上
请求存储周期从每一个仲裁者关闭320 ns 。
DMA的设备能够支持全双工操作。独立的接收和发送计数器
被使用。发送和接收的周期交替，当同时接收和发送
需要访问。
7.2.2
仲裁器模块
仲裁者块序列访问由BIU请求包RAM ，并通过DMA块。
BIU请求代表流水线CPU访问到数据寄存器，而DMA请求代表
CSMA / CD数据移动。
内部SRAM读取访问总是32位宽，和仲裁者公牛相应的字节（县）
适当的车道作为地址的函数。
CPU的数据路径包括映射在数据寄存器位置两个单向FIFO中。这些
的FIFO可以以字节，字或双字的任意组合来访问。该仲裁器将指示
“未就绪”每当启动一个周期不能由FIFO的当前状态来满足。
7.3
MMU模块
硬件内存管理单元分配内存，并发送和接收数据包队列。
这也决定了发送的值和接收中断的队列的功能。该
页面大小为2048字节， 8K字节的最大存储容量。 MIR值解释2048
字节为单位。
SMSC LAN91C111 - REV B
数据表
29
版本1.8 （ 05年7月13日）
