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功能说明
块的说明
时钟发生器
1)
2)
的XTAL1和XTAL2引脚被连接到25MHz的晶体。
TXCLK和RXCLK 10 MHz的时钟输入。由外部的ENDEC在10 Mbps模式产生这些时钟
与仅由在CSMA / CD的块。
TX25是一个输入时钟。这将是连接到所述的MII （2.5兆赫的特定的PHY的是10Mbps的半字节速率
PHY和25兆赫的100 Mbps的PHY ） 。
RX25 - 这是MII半字节速率来接收用于采样接收到的数据半字节时钟运行的接收状态
机。 （ 2.5兆赫的10 Mbps的PHY和25兆赫的100 Mbps的PHY ） 。
LCLK - 总线时钟 - 同步访问使用的BIU 。最高频率为50兆赫VL总线模式，并
8.33兆赫为EISA从属DMA 。
3)
4)
5)
CSMA / CD BLOCKCSMA / CD BLOCK
这是一个16位的导向块，用fully-独立的发送和接收逻辑。进出块的数据路径
由两个16位宽的单向的FIFO接口的DMA数据块。在FIFO存储32位的DMA端口
利用32位数据通道内存，但自己的FIFO是16位宽。所述控制路径包括一组的
寄存器接口经由BIU CPU中。
DMA BlockDMA
该模块访问代表CSMA / CD的数据包存储器，读取数据的传输和存储接收到的数据。它
接口的CSMA / CD的发送和在一侧上接收FIFO ，而在其他的仲裁者块。以增加
带宽到内存中， 50MHz的时钟用于由DMA块，并且数据路径是32位宽。
例如，有效接收以100 Mbps期间， CSMA / CD的块会写一个字到接收FIFO的每
值为160ns 。在DMA将读取FIFO和积累两个词在输出端口上请求来自一个存储器周期
仲裁者每关闭320 ns 。
DMA将丢弃数据包，如果nRXDISC被断言为接收过程中的最小为80ns的。如果断言下旬， DMA会
正常接收的数据包。该nRXDISC定义适用于在DMA接口，用于只要RCVDMA信号是
活跃的。
DMA的设备能够支持全双工操作。独立的接收和发送计数器被使用。发送
和接收时，需要同时接收和发射的存取周期交替。
仲裁者BlockARBITER
仲裁者块序列访问由BIU请求包RAM ，并通过DMA块。 BIU的请求
代表流水线CPU访问到数据寄存器，而DMA请求表示CSMA / CD数据移动。该
使用外部存储器是一个25ns的SRAM中。
该仲裁器也负责控制nRWE0 - nRWE3线作为字节的函数被写入。读
访问总是32位宽，并仲裁者拨转适当字节（S）以适当的车道作为一个功能
地址。
CPU的数据路径包括映射在数据寄存器位置两个单向FIFO中。这些FIFO可
以字节，字或双字的任何组合进行访问。仲裁器将显示“未准备好” ，每当一个周期
启动不能由FIFO的当前状态来满足。
SMSC DS - LAN91C100FD REV 。 B
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牧师06年1月20日
