初步
PLL601-03
低相位噪声PLL时钟乘法器
引脚说明
名字
CLK
REFEN
VDD
XIN
XOUT
OE
REFOUT
S0
S1
S2
S3
GND
数
1
2
3,4,5
8
6
12
13
11
7
9
10
14,15,16
TYPE
O
I
P
I
O
I
O
I
I
I
I
P
描述
从VCO时钟输出。等于输入频率倍乘数。
参考时钟使能。低时，它会关闭REFOUT 。
3.3V电源。
晶体的输入被连接到10-30MHz基本平行模式crys-
TAL （C
L
= 15pF的） 。片上负载电容：无需外部电容要求。
水晶连接。
输出使能。三态CLK和REFOUT时低。具有内部上拉。
缓冲晶体振荡器的时钟输出。受控于REFEN 。
倍频器选择引脚0确定CLK输出。具有内部上拉。
乘数选择引脚1确定CLK输出。具有内部上拉。
乘数选择引脚1确定CLK输出。具有内部上拉。
乘数选择引脚3.确定CLK输出。具有内部上拉。
地面上。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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