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电气特性
表26. I2C总线输入时序规范之间SCL和SDA
NUM
M9
特征
民
停止条件的建立时间
待定
最大
—
总线时钟
单位
表27. I2C总线输出定时与SCL和SDA规格
NUM
M1
1
M2
1
M3
2
M4
1
M5
3
M6
1
M7
1
M8
1
M9
1
1.
特征
民
START条件保持时间
时钟低电平时间
SCL / SDA上升时间
(V
IL
= 0.5 V到V
IH
= 2.4 V)
数据保持时间
SCL / SDA下降时间
(V
IH
= 2.4 V到V
IL
= 0.5 V)
时钟高电平时间
数据建立时间
启动条件建立时间
（仅适用于重复启动条件）
停止条件的建立时间
待定
待定
—
待定
—
待定
待定
待定
待定
最大
—
—
待定
—
待定
—
—
—
—
单位
总线时钟
总线时钟
毫秒
总线时钟
纳秒
总线时钟
总线时钟
总线时钟
总线时钟
注意：输出数取决于编程到MFDR的值;一个MFDR编程
带的最大频率（ MFDR = 0x20的）将导致最小输出定时，如图在上述
表。该MBUS接口设计规模的实际数据转换时间将其移动到中间
SCL低电平的时间。的实际位置是受编程到预分频和除法值
在MFDR ;然而，在上述表中给出的数字是最小值。
由于SCL和SDA是集电极开路型输出端，其中该处理器只能积极驱动为低电平时，
所需的SCL或SDA时间达到一个高电平取决于外部信号电容和上拉
电阻值。
在指定的标称20 pF负载。
2.
3.
M2
SCL
M1
M4
M6
M7
M8
M5
M3
M9
SDA
图13. I2C时序定义
SCF5249集成的ColdFire微处理器数据手册，第3
飞思卡尔半导体公司
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