PSD4256G6V
DECODE PLD （ DPLD ）
该DPLD ，在图13中所示，用于decod-
荷兰国际集团地址用于内部和外部元件
堂费。该DPLD可用于生成
下面的解码信号：
s
8部门选择（ FS0 - FS15 ）的信号
主要的闪存（ 3产品条款
每个）
s
s
1内部SRAM选择（ RS0 ）信号（ 3
产品条款）
1内部CSIOP选择（ PSD配置
注册）信号
1 JTAG选择信号（允许对JTAG -ISP
端口E ）
2内部外设选择信号（外设
I / O模式） 。
s
s
4部门选择（ CSBOOT0 - CSBOOT3 ）信号
用于二次闪存（ 3产物
每个术语）
s
图13. DPLD逻辑阵列
3
3
3
3
（输入）
I / O端口（端口A， B，C ， F）
MCELLA.FB [7： 0]（ FEEDBACKS ）
MCELLB.FB [7： 0]（ FEEDBACKS ）
PGR0 -PGR7
A[15:0]
*
PD [ 3 ： 0 ] （ ALE ， CLKIN ， CSI）
PDN （ APD输出）
CNTRL [2 ：0]的
（读/写控制信号）
RESET
RD_BSY
(32)
3
(8)
3
(8)
3
(8)
3
(16)
3
(4)
3
(1)
3
(3)
(1)
3
(1)
1
1
1
1
CSIOP
PSEL0
PSEL1
JTAGSEL
AI04925B
CSBOOT 0
CSBOOT 1
CSBOOT 2
CSBOOT 3
4中学
FL灰
内存
扇形
SELECTS
3
FS0
FS15
小学16
FL灰
内存
扇形
SELECTS
RS0
SRAM SELECT
I / O解码器
SELECT
外围I / O
模式选择
注：1。地址输入A19 - A4时80C51XA模式
2.附加地址线可以通过端口A ， B，C ，D或F.所带来的PSD
40/100
这是对正在开发或正在接受评估新产品的初步信息。详细信息如有变更，恕不另行通知。
