CY2XP304
引脚德网络nitions
针＃
A1,B1,G3,G4
A2
A3
A4,B2,C1,C3,C4,F3,F4,G2,G5,B5
A5,H1,H2,H4,H5
A6
B6
C6
D6
E6
F6
G6
H6
B3
B4
D1
E1
F1,G1
H3
引脚名称
VDDB
XIN
XOUT
GND
VDDA
CLK0
CLK0B
CLK1
CLK1B
CLK2
CLK2B
CLK3
CLK3B
参考晶振输入
参考晶体反馈
地
3.3V电源
LVPECL时钟输出
LVPECL时钟输出
（补）
LVPECL时钟输出
LVPECL时钟输出
（补）
LVPECL时钟输出
LVPECL时钟输出
（补）
LVPECL时钟输出
LVPECL时钟输出
（补）
引脚说明
3.3V电源的晶体驱动器
SER_CLK
串行接口的时钟
SER_DATA
串行接口数据
PLL_MULT
PLL倍频器选择输入，
内部上拉电阻，见
频率表
CLK_SEL
INA ， INAB
NC
时钟选择输入，内部上拉下来。
高选择INA / INAB ，内部PLL
被旁路。 LOW选择内部PLL
差分时钟输入对，
在PLL旁路模式下使用
无连接
频率表
PLL_MULT
0
1
M（ PLL乘法器）
x16
x8
例如输入晶体频率
25 MHZ
31.25 MHz的
15.625兆赫
CLK [0：3 ] ， CLKB [0：3 ]
400兆赫
500兆赫
125兆赫
CY2XP304两线串行接口
介绍
该CY2XP304有专为两线串行接口
数据传送操作，并用于编写为P
和Q值对频率的产生。 S
CLK
为串行时钟
线路由主设备控制。 S
数据
是串行双向
方面的资料线。该CY2XP304是一个从设备，并且可以
无论是读还是写上要求的数据线信息
从主设备。
图1
显示了主人之间的基本总线连接
而从设备。该总线由多个共享
设备，并且由一个上拉电阻拉高。
允许数据只在时钟的低电平周期发生变化，
必须是稳定的，在时钟的高电平期间。要承认，
推动了S
数据
低了S之前
CLK
上升沿不放
低到了S
CLK
下降沿。
串行接口格式
每一个从携带的地址。的数据传输是通过发起
一开始信号（S） 。每次传送段的长度为一个字节。
从机地址和读/写位，首先从发
启动信号后，主设备。从机地址
设备必须应答（ACK ）的主设备。根据
在读/写位，主设备将或者写入数据
成（逻辑0 ）或读取从机数据（逻辑1 ） 。每
时间数据的一个字节被成功传送，接收
设备必须承认。在传输结束时，所述
主设备将产生一个停止信号（ P） 。
串行接口传输格式
图2
示出与所用的串行接口的传输格式
该CY2XP304 。两个虚拟字节之前必须转移
第一个数据字节。该CY2XP304只有三个字节
锁存器用于存储信息，和数据的第三个字节是
版权所有。额外的数据将被忽略。
串行接口规格
图2
显示了基本的传输规范。开始
和结束传输，主设备产生开始
信号（S）和一个停止信号（P ） 。启动（ S）被定义为
开关在S
数据
从高电平变为低电平而S
CLK
为
HIGH 。类似地，停止（P ）被定义为开关在S
数据
从
低到高，同时保持了S
CLK
HIGH 。这两者之间
在S信号，数据
数据
同步于S上的时钟
CLK
.
文件编号： 38-07589牧师* B
第11 2
