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麦克雷尔INC 。
SY69754AL
引脚说明
输入
引脚数
2
3
5
引脚名称
RDINP
RDINN
REFCLK
TYPE
迪FF erential
PECL
TTL输入
引脚名称
串行数据输入：这些内置的线路接收器输入端连接到
差动接收串行数据流。内部接收PLL的复苏
嵌入式时钟（ RCLK ）和数据（ RDOUT ）的信息。
参考时钟：这个输入是用作内部频率参考
合成器和"training"频率为接收器PLL以保持它集中在
没有数据进来的RDIN投入。
载波检测：该输入控制接收PLL的恢复功能，
可以通过载体被驱动检测的光模块或从外部输出
过渡检测电路。当此输入为高电平时，在输入数据流
（ RDIN ）由接收PLL正常恢复。当此输入为低电平时，
输入端上的RDIN数据将在内部强制为恒定低电平时，数据
输出RDOUT将维持低位，链路故障指示器输出LFIN强制
低，时钟恢复PLL被迫寻找到的时钟频率
从REFCLK产生。
分频比选择：这些输入中选择的输出时钟频率之间的比率
（ RCLK / TCLK ），并如图所示的“参考的REFCLK输入频率
频率选择“表格。
时钟选择：该输入用于选择接收的任一所恢复的时钟
锁相环（ CLKSEL =高）或频率合成器的时钟（ CLKSEL =
低）的TCLK输出。
26
CD
PECL
输入
32
25
16
DIVSEL1
DIVSEL2
CLKSEL
TTL输入
TTL输入
输出
引脚数
31
引脚名称
LFIN
TYPE
TTL
产量
引脚名称
链路故障指示器：该输出表示在输入数据流的状态
RDIN 。高电平信号表示当内部时钟恢复PLL有
锁定到输入的数据流。 LFIN会高，如果CD为高和RDIN
是接收PLL （ 1000ppm的）的频率范围内。 LFIN是
异步输出。
接收数据输出：这些ECL 100K输出所代表的数据恢复
从输入数据流（ RDIN ） 。这个恢复的数据被指定对
上升RCLK边缘。
时钟输出：这些ECL 100K输出表示用于恢复的时钟
样恢复的数据（ RDOUT ） 。
时钟输出：这些ECL 100K输出表示无论是恢复时钟
（ CLKSEL =高）用于采样恢复的数据（ RDOUT ）或到发射
频率合成器的时钟（ CLKSEL =低） 。
时钟合成PLL环路滤波器：外部环路滤波器引脚的时钟合成
PLL 。
时钟恢复PLL环路滤波器：外部环路滤波器引脚接收器PLL 。
23
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20
21
18
17
9
10
14
15
RDOUTN
RDOUTP
RCLKn
RCLKP
TCLKP
TCLKn
PLLSP
PLLSN
PLLRN
PLLRP
迪FF erential
PECL
迪FF erential
PECL
迪FF erential
PECL
2006年11月
3
M9999-111406-D
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