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PACE 1757 M / ME
信号说明
（续）
总线选通和限定符
助记符
什特尔巴（注1 ）
名字
地址选通
描述
这可以用来从外部锁存器的内容的高电平输出
兴业银行（ 0:15 ）到PIC和MMU的在HIGH到地址锁存器
频闪从高到低的跳变。的信号是三态时的总线周期不
分配给该CPU 。它是由CPU和输入到MMU和颁发
PIC 。
用于读取或写入从PIC的数据，以及一个低电平有效输出
选通在内存中， XIO周期的数据。这个信号是在三态
总线周期未分配给该CPU 。它被互连在同一
方式什特尔巴。
一个低电平有效输出由PIC在内存中写入周期产生。
通过在内存中的P1754产生一个低电平输出读周期。
一个低电平有效输出输出写入周期的P1754产生。
通过输入在P1754产生一个低电平输出读周期。
一个低电平输入，可实现的地址输出的活动状态
在P1754和
MEMR ， MEMW ， IOR
和
IOW
输出。当一个逻辑
"1" （若由位EST和控制寄存器的EAD启用）它会
相应的三态上述信号。
STRBD
（注2 ）
数据选通
MEMW
MEMR
IOW
IOR
STRB EN
存储器写
频闪
存储器读选通
I / O写选通
I / O读选通
频闪启用
INTA
DMA ACK
中断响应过程中的任何中断程序产生一个低电平输出
频闪
对应于输出写入到地址1000（十六进制） 。
DMA应答
从DMA控制器向P1753一个高电平输入而
表示一个DMA周期。用于在BPU存储器片选的DMA表
供保护。例如，这可以允许DMA通道来更新
这可能是写保护的从处理器的程序。在
物理DMA摩西，这将导致扩展地址Liones （ EXT
ADR
0-7
）成为输入提供DMA传输的BPU保护。
从MMU高电平有效的输出，用于指示无等待状态
要求。它的一个时钟（插入一个等待状态）变为无效
每当比当前的不同的存储器页面被访问（例如
高速缓存未命中） 。
一个低电平输入到PIC从存储器接口逻辑在哪
逻辑"1"覆盖内部RDYD代并强制一个
逻辑"0" 。
EX RDY
外部数据就绪
EX RDY1
外部数据
READY 1
注1 ：一个内部下拉电阻是在什特尔巴输入提供。标称值为40K欧姆，最大范围为20K欧姆
80K欧姆。与TTL器件装载什特尔巴设计，附加的外部电阻器可能需要。
注2 ：一个内部上拉是在提供
STRBD
输入。标称值为40K欧姆，最大范围为20K - 80K欧姆。
文档＃
MICRO-10
版本B
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