ZL30119
针＃
状态
H1
dpll1_lock
O
名字
I / O
TYPE
描述
数据表
锁定指示（ LVCMOS ） 。
这是锁定指示引脚DPLL1 。此输出
变为高电平时DPLL1的输出是频率和相位锁定到输入
参考。
缓缴指标（ LVCMOS ） 。
该引脚为高电平时， DPLL1进入
保持模式。
J1
dpll1_holdover
O
串行接口
E2
F1
G1
E3
G2
SCK
si
so
CS_B
INT_B
I
I
O
I
u
O
时钟串行接口（ LVCMOS ） 。
串行接口时钟。
串行接口输入（ LVCMOS ） 。
串行接口数据输入引脚。
串行接口输出（ LVCMOS ） 。
串行接口数据输出引脚。
片选串行接口（ LVCMOS ） 。
串行接口芯片选择。这
引脚在内部上拉至VDD 。
中断引脚（ LVCMOS ） 。
显示设备状态的变化提示了
处理器读取允许的中断服务寄存器（ISR）。该引脚为
开漏，低电平有效，需要一个外部上拉至VDD 。
APLL环路滤波器
A6
B6
C6
sdh_filter
filter_ref0
filter_ref1
A
A
A
外部模拟PLL环路滤波器的终端。
模拟PLL外部环路滤波器参考。
模拟PLL外部环路滤波器参考。
JTAG和测试
J4
TDO
O
测试串行数据输出（输出） 。
JTAG串行数据从该引脚的输出
TCK下降的边缘。该引脚为高阻态时， JTAG扫描
未启用。
测试串行数据（输入） 。
JTAG串行测试指令和数据被移入
该引脚上。该引脚在内部上拉至VDD 。如果不使用该引脚则
应悬空。
测试复位（ LVCMOS ） 。
异步初始化通过JTAG TAP控制器
把它在测试逻辑复位状态。该引脚应低脉冲上加电
起来，以确保该设备处于正常功能状态。该引脚在内部
拉高至Vdd 。如果不使用该引脚则应该连接到GND 。
测试时钟（ LVCMOS ） ：
提供时钟的JTAG测试逻辑。如果此引脚不
使用那么它应该被拉低到GND 。
测试模式选择（ LVCMOS ） 。
控制的状态转变的JTAG信号
TAP控制器。该引脚在内部上拉至V
DD
。如果不使用该引脚
那么就应该悬空。
K2
TDI
I
u
H4
TRST_B
I
u
K3
J3
TCK
TMS
I
I
u
9
卓联半导体公司
