ZL30119
针＃
J10
名字
p1_clk0
I / O
TYPE
O
描述
数据表
可编程合成1 - 输出时钟0 （ LVCMOS ） 。
此输出可
配置为提供与8千赫了多个任意频率77.76兆赫
除了2千赫。默认频率为这个输出是1.544兆赫（ DS1 ） 。
可编程Synthesizer1 - 输出时钟1 （ LVCMOS ） 。
这是一个
可编程时钟输出可配置成多的p1_clk0或分裂
的2千赫兹的范围内的频率，以77.76兆赫。默认频率为这个
输出为3.088兆赫（ 2个DS1 ） 。
反馈时钟（ LVCMOS ） 。
这个输出是反馈的缓冲副本
时钟DPLL1 。该输出的频率总是等于该频率
选择的参考。
DPLL2选定的输出参考（ LVCMOS ） 。
这是其中的缓冲副本
输出的基准选择的DPLL2的。输入参考之间的切换
时钟在这个输出是不无中断。
差分输出时钟0 （ LVPECL ）
这个输出可以被配置为提供
可用的SDH时钟的任何一种。默认频率为这个时钟输出
为155.52兆赫。
差分时钟输出1 （ LVPECL ）
这个输出可以被配置为提供
可用的SDH时钟的任何一种。默认频率为这个时钟输出
是622.08 MHz时钟。
K10
p1_clk1
O
H10
FB_CLK
O
E1
dpll2_ref
O
A9
B10
A10
B9
控制
H5
diff0_p
diff0_n
diff1_p
diff1_n
O
O
RST_B
I
复位（ LVCMOS ，施密特触发器） 。
逻辑低电平此输入复位设备。对
确保正确操作，该设备必须在上电后复位。要复位
被断言为至少300毫微秒。
DPLL1无中断切换使能（ LVCMOS ，施密特触发器） 。
在逻辑高
此输入允许无中断参考切换。逻辑低电平禁止无中断
基准切换和重新对齐DPLL1的输出相的相
选择的参考输入。这个功能也可以通过软件来控制
寄存器。该引脚在内部上拉至VDD 。
DPLL1模式选择1 ： 0 （ LVCMOS ，施密特触发器） 。
在复位期间，各级
这两个引脚上确定DPLL1 （自动运行的默认模式，
普通，缓缴或自由运行） 。复位后，操作模式可以是
直接与这些引脚控制，或通过访问
dpll1_modesel
注册
通过串行接口。该引脚在内部上拉至VDD 。
差分输出0使能（ LVCMOS ，施密特触发器） 。
当设置为高，
差分LVPECL输出0驱动器被启用。当设定为低时，差分
驱动器为三态降低了功耗。该引脚在内部上拉至
VDD 。
差分输出1启用（ LVCMOS ，施密特触发器） 。
当设置为高，
差分LVPECL输出1驱动程序启用。当设定为低时，差分
驱动程序是三态的还原能力consumption.This引脚在内部上拉至
VDD 。
J5
dpll1_hs_en
I
u
C2
D2
dpll1_mod_sel0
dpll1_mod_sel1
I
u
K1
diff0_en
I
u
D3
diff1_en
I
u
7
卓联半导体公司
