ZL30102
2.2
引脚说明
名字
GND
V
CORE
LOCK
缓缴
REF_FAIL0
地面上。
0 V
正电源电压。
+1.8 V
DC
公称
描述
数据表
针＃
1
2
3
4
5
锁定指示（输出） 。
这个输出变为逻辑高时， PLL被频
锁定在所选择的输入参考。
缓缴（输出） 。
这个输出变为逻辑高时锁相环进入
保持模式。
参考0故障指示灯（输出） 。
在这个引脚上的逻辑高电平表示REF0
基准频率已经超过了超出范围的限制由OOR_SEL销或定
它表现出突然的相位或频率变化。
参考文献1故障指示灯（输出） 。
在这个引脚上的逻辑高电平表示REF1
基准频率已经超过了超出范围的限制由OOR_SEL销或定
它表现出突然的相位或频率变化。
参考2故障指示灯（输出） 。
在这个引脚上的逻辑高电平表示REF2
基准频率已经超过了超出范围的限制由OOR_SEL销或定
它表现出突然的相位或频率变化。
测试串行数据输出（输出） 。
JTAG串行数据从该引脚输出的下降沿
的TCK 。该引脚处于高阻态时举行未启用JTAG扫描。
测试模式选择（输入） 。
用于控制TAP的状态转换JTAG信号
控制器。该引脚在内部上拉至V
DD
。如果不使用该引脚则应该是
悬空。
测试复位（输入） 。
异步通过把它初始化JTAG TAP控制器
测试逻辑复位状态。该引脚应低脉冲上电，确保
设备处于正常功能状态。该引脚在内部上拉至V
DD
。如果
不使用该引脚则应该连接到GND 。
测试时钟（输入） ：
提供时钟的JTAG测试逻辑。如果不使用该引脚则
应该被拉低到GND 。
正电源电压。
+1.8 V
DC
公称
地面上。
0 V
正模拟电源电压。
+1.8 V
DC
公称
测试串行数据（输入） 。
JTAG串行测试指令和数据都在此错开
引脚。该引脚在内部上拉至V
DD
。如果不使用该引脚那么就应该离开
悬空。
无中断模式切换（输入） 。
HMS的输入控制在积累阶段
过渡从缓缴或自由运行模式，以在相同的参考标准模式。逻辑
低该引脚将导致ZL30102保持存储在TIE校正延迟
当它从缓缴或自由运行模式，普通模式转换电路。逻辑高电平
在此引脚将导致ZL30102来衡量其TIE校正电路，一个新的延迟
从而最小化的输出相位的运动，当它从缓缴或过渡
自由运行模式为正常模式。
6
REF_FAIL1
7
REF_FAIL2
8
9
TDO
TMS
10
TRST
11
12
13
14
15
TCK
V
CORE
GND
AV
CORE
TDI
16
HMS
17
18
MODE_SEL0
模式选择0 （输入） 。
这个输入结合MODE_SEL1确定的模式
操作，见表4第20页。
MODE_SEL1
模式选择1 （输入） 。
见MODE_SEL0引脚说明。
8
卓联半导体公司
