TRIPLE端口PHY （物理层） 25.6
和51.2 Mbps的ATM网络
IDT77V1253
表2 - 信号分配作为PHY / ATM接口功能
MODE （续） ：
信号名称
TXDATA13
TXDATA14
TXDATA15
TXPARITY
TXEN
TxSOC
TXADDR4
TXADDR3
VDD
TXADDR2
TXADDR1
TXADDR0
TxClav
TXCLK
GND
VDD
RXCLK
RXEN
RXADDR0
RXADDR1
GND
RXADDR2
RXADDR3
RXADDR4
RxClav
RxSOC
GND
VDD
RXPARITY
RXDATA15
RXDATA14
RXDATA13
RXDATA12
RXDATA11
RXDATA10
RXDATA9
RXDATA8
GND
VDD
RXDATA7
RXDATA6
RXDATA5
RXDATA4
RXDATA3
RXDATA2
RXDATA1
引脚数
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
RXDATA7
RXDATA6
RXDATA5
RXDATA4
RXDATA3
RXDATA2
RXDATA1
RXDATA7
RXDATA6
RXDATA5
RXDATA4
RXDATA3
RXDATA2
RXDATA1
P1_RD[3]
P1_RD[2]
P1_RD[1]
P1_RD[0]
P0_RD[3]
P0_RD[2]
P0_RD[1]
4781 TBL 06
16位UTOPIA 2
TXDATA13
TXDATA14
TXDATA15
TXPARITY
TXEN
TxSOC
TXADDR4
TXADDR3
8位UTOPIA 1
见注2
见注2
见注2
TXPARITY
TXEN[0]
TxSOC
见注2
见注2
DPI
见注2
见注2
见注2
P2_TFRM
P1_TFRM
P0_TFRM
见注2
见注2
TXADDR2
TXADDR1
TXADDR0
TxClav
TXCLK
见注1
TXCLAV[2]
TXCLAV[1]
TXCLAV[0]
TXCLK
P2_TCLK
P1_TCLK
P0_TCLK
见注1
DPICLK
RXCLK
RXEN
RXADDR0
RXADDR1
RXCLK
RXEN[0]
RXEN[1]
RXEN[2]
见注2
见注2
P0_RCLK
P1_RCLK
RXADDR2
RXADDR3
RXADDR4
RxClav
RxSOC
见注2
见注2
见注2
RXCLAV[0]
RxSOC
P2_RCLK
见注2
见注2
P1_RFRM
P0_FRM
RXPARITY
RXDATA15
RXDATA14
RXDATA13
RXDATA12
RXDATA11
RXDATA10
RXDATA9
RXDATA8
RXPARITY
见注1
见注1
见注1
见注1
见注1
RXCLAV[3]
RXCLAV[2]
RXCLAV[1]
P2_RFRM
见注1
见注1
见注1
见注1
P2_RD[3]
P2_RD[2]
P2_RD[1]
P2_RD[0]
7
