AN231E04数据 - 动态可重构dpASP
1.4.8
RAM传输 - 触发和手臂
这些数字输入不具有专用引脚，一个连接在dpASP中存在，外部信号可以被发送到
或者从一个类型2的I / O单元，这些虚拟管脚（ I / O单元5 ， 6和7的引脚15,16,17,18,19或20）。
这些虚拟针的目的是延长dpASP配置到用户的可选异步定时控制。
参数
输入电压低
输入电压高
最小脉冲宽度
连接到
脉冲 - 脉冲边沿延迟
符号
VIL
VIH
T
PW
建立时间
T
PT -T
建立时间
民
0
70
5
典型值
最大
30
100
单位
%
%
ns
评论
％ DVDD的
％ DVDD的
时间注册事件
在内部。
预触发和之间的延迟
触发。不需要如果观察
预触发不使用时，被设定为
构的端部
自动。
从触发延迟上升沿
内部执行事件。
执行脉冲的持续时间
保证1 ACLK周期。可以
长达2个周期
根据相对相位。
预触发电路复位准备
接受另一种预触发。
-
-
10
-
-
ns
延迟执行
执行最小宽度
T
EXDLY
0
10
20
ns
T
MinEW
预触发复位。
1 ALCK
-
2 ACLK
-
T
PTR
10
T
PW
-
-
ns
T
PTR
PRE- TRIGGER
T
PW
T
PT -T
TRIGGER
国内
内存
执行
T
EXDLY
T
MinEW
缘（n）的
ACLK
边第（n + 1）
AnadigmDesigner2选项（这些正在使用的软件工具AnadigmDesigner2设置）
RAM传输触发=自动
:
RAM转移后的配置比特流的“结束”字节立即自动发生。时序控制完全是内部的
AN231E04设备和不可见的用户。
RAM传输触发=事件驱动。
RAM触发器= OFF 。
无预触发使用。配置比特流武器的“结束”字节的RAM传输和用户的信号作用，然后
作为触发。
手臂触发=开
外部信号允许=触发。
此设置允许在连接到被触发的外部信号，
设防必须是从一个内部信号。
外部信号允许=布防。
此设置允许连接成为触发信号的外部信号，
触发是由一个内部信号。
RAM传输触发=时钟同步
RAM传输情况立即自动对所有的内部时钟是scyncronous第一次出现下面。时序控制
完全内AN231E04设备和不可见的用户。
提示：上面的RAM传输时序是触发模块硬件 - 的
TRIGGER
和
ARM
信号可以来自许多
源，传播延迟的触发块输入将取决于源和信号路由到这个块的不同而不同。
DS231000-U001d
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