初步
引脚德网络nitions
引脚名称
CPU1 ： 2
W150
针
TYPE
引脚说明
O
CPU输出1和2 ：
频率由FS0设置： 3个输入端，或通过串行输入接口，
SEE
表2
和
表6 。
这些输出受CLK_STOP ＃输入。
CPU_F
52
O
自由运行的CPU输出：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这个输出是不受到CLK_STOP ＃输入。
PCI1 ： 5
11, 12, 13,
O
PCI输出1到5 ：
3输入或通过串行输入：频率由FS0设置
14, 16
接口见
表2
和
表6 。
这些输出受PCI_STOP ＃输入。
PCI0/FS3
9
I / O
PCI输出/频率选择输入：
作为输出时，频率被设定在FS0 ： 3个输入端或
通过串行输入接口，看
表2
和
表6 。
这个输出是受
PCI_STOP ＃的输入。当输入时，锁存数据选择的CPU和PCI输出频率。
PCI_F / MODE
8
I / O
自由运行PCI输出：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这个输出是不受到PCI_STOP ＃输入。当
一个输入，如上述选择销3的功能
表1中。
CLK_STOP ＃
47
I
CLK_STOP ＃输入：
当拉低，影响输出完成后，停止低
一个完整的时钟周期（ 2-3个CPU时钟延迟） 。当拉高，影响输出启动
开始一个完整的时钟周期（ 2-3个CPU时钟延迟） 。
IOAPIC_F
54
O
自由运行IOAPIC输出：
这个输出是参考输入的缓存形式，
不受该CPU_STOP ＃逻辑输入。它的摆动是由施加到VDDQ2电压设定。
IOAPIC0
55
O
IOAPIC输出：
提供14.318 MHz的固定频率。输出电压摆幅由设置
电压施加到VDDQ2 。此输出被禁用时CLK_STOP ＃置为低电平。
48MHz/FS1
29
I / O
48 - MHz的输出：
48MHz的是在正常操作中提供的。在标准系统中，该输出可
可以用作通用串行总线的参考。上电后， FS1投入将
锁存，如上述设定的输出频率
表2中。
24MHz/FS0
30
I / O
24 MHz的输出：
24兆赫时在正常操作中提供。在标准系统中，该输出可
被用作时钟输入为一个超级I / O芯片。上电后， FS0输入将被锁定，
如上述设置的输出频率
表2中。
REF1/FS2
2
I / O
参考输出：
14.318兆赫是在正常操作中提供的。上电时， FS2输入
如上述将被锁定，设定输出频率
表2中。
REF0
3
I / O
固定14.318 MHz的输出0或PCI_STOP ＃引脚：
功能由MODE引脚决定。该
（ PCI_STOP ＃ ）
PCI_STOP ＃输入使PCI 0 ： 5时输出高电平，使它们保持在逻辑
0时低。该PCI_STOP信号被锁存PCI_F的上升沿。其影响走
放置在下一PCI_F时钟周期。作为输出时，此引脚提供了一个固定的时钟信号相等
在频率上的X1 / X2引脚（ 14.318兆赫）提供的参考信号。
SDRAMIN
17
I
缓冲输入引脚：
提供给这个输入端的信号进行缓冲，以17输出
（ SDRAM0 ： 15 ， SDRAM_F ） 。
SDRAM0 ： 15
44, 43,
O
缓冲输出：
这些16的专用输出提供在所提供的信号的副本
41, 40,
在SDRAMIN输入。的摆动是由VDDQ3设置，并且它们被去激活时CLK_STOP ＃
39, 38,
输入被设定为低电平。
36, 35,
22, 21,
19, 18,
33, 32,
25, 24
SDRAM_F
46
O
自由运行缓冲输出：
该输出提供了SDRAMIN输入的单个副本。
的摆动是由VDDQ3集;这个信号是不受CLK_STOP ＃输入。
SCLK
28
I
时钟引脚SMBus的电路。
SDATA
27
I / O数据引脚SMBus的电路。
X1
5
I
晶体连接或外部基准频率输入：
该引脚具有双重功能。
它可以被用作一个外部14.318 MHz的晶体连接或作为外部参考
频率输入。
X2
6
I
水晶连接：
外部14.318 MHz的晶振输入连接。如果使用
外部参考时，该引脚必须悬空。
VDDQ3
1, 7, 15,
P
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出缓冲器， PCI
20, 31,
输出缓冲器中，参考输出缓冲器，和48兆赫/ 24 -MHz的输出缓冲器。连接到3.3V 。
37, 45
PIN号
51, 49
文件编号： 38-07177牧师* B
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