W150
引脚德网络nitions
（续）
引脚名称
VDDQ2
GND
针
引脚号类型
引脚说明
50, 56
P
电源连接：
电源为IOAPIC和CPU输出缓冲器。连接到2.5V或
3.3V.
4, 10, 23,
G
接地连接：
连接所有接地引脚到公共系统地平面。
26, 34,
42, 48, 53
电阻上的L / O引脚拉引脚及其相关
电容式时钟负载为逻辑高电平或低电平状态。在
在2毫秒周期结束时，已建立的逻辑“0”或“1”的
在L / O引脚的状态被锁存。下一个输出缓冲区
启用后，将在L / O引脚到工作时钟输出。
2毫秒的计时器开始当V
DD
达到2.0V 。输入位
只能通过旋转V复位
DD
关闭，然后重新打开。
但是应当指出的是，捆扎电阻没有显
在时钟输出信号完整性着性的效果。该驱动器
时钟输出（ < 40 ，标称值）的阻抗最小
受影响的10 -K带接地或V
DD
。作为与
串联端接电阻，输出电阻捆扎应
放在尽量靠近L / O引脚尽可能以保持
互连走线短。从电阻到跟踪
地面或V
DD
应保持小于2英寸长
以减少输入逻辑采样时系统噪声耦合。
当该时钟输出被使能之后2毫秒的输入
期间，对应的指定的输出频率是
交付销，假定V
DD
已趋于稳定。如果V
DD
还没有达到满值时，输出频率可能会开始
低于目标，但会增加至V一旦目标
DD
电压
已趋于稳定。在这两种情况下，一个短的输出时钟周期可以
从CPU时钟输出时所产生的输出是
启用。
V
DD
打包输出电阻
系列终端电阻
时钟负载
产量
卜FF器
输出三态
Q
概观
在W150被设计成一个单芯片的替代
标准的双芯片Intel 440BX AGPset时钟解决方案。它
提供足够的输出支持大部分的单处理器，
4 SDRAM DIMM的设计。
功能说明
I / O引脚工作
引脚2 ， 8 ， 9 ， 29 ，和30是两用L / O引脚。上
通电时这些引脚作为逻辑输入，允许determi-
国家指定的设备功能。过了很短的时间
电时，每个引脚的逻辑状态被锁存和销
成为时钟输出。此功能可降低器件的引脚数
通过将时钟输出与输入选择引脚。
外部10 -K “打包”电阻之间的连接
在L / O引脚与地或V
DD
。连接到地设置一个
锁存器为“ 0 ”，连接到V
DD
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
一旦W150电时，用于所述第一2毫秒的操作
输入逻辑的选择。在此期间，在5个I / O引脚（ 2,8
9 ， 29 ， 30）三表示，允许输出捆扎机
10 k
（ LOAD选项1 ）
W150
POWER- ON
RESET
定时器
HOLD
产量
低
D
10 k
（ LOAD选项0 ）
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
1.0版， 2006年11月24日
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