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ADC12L066
应用信息
2.1 CLK
（续）
该
CLK
信号控制采样处理的定时。
驱动时钟输入与在稳定的，低抖动的时钟信号
1 MHz至80 MHz的少的上升和下降时间的范围
超过2纳秒。跟踪携带时钟信号应尽可能
短越好，而不应越过任何其它信号线，
模拟或数字的，甚至没有在90 。
该
CLK
信号也推动了内部状态机。如果
CLK
被中断，或它的频率太低，就充
内部电容可以消散到这种地步了AC-
输出数据的curacy会降低。这是限制了
最低采样速率为1 MSPS 。
该时钟信号的占空比可以影响性能
任何A / D转换器。由于实现了精确的占空比
周期是困难的，在ADC12L066被设计为保持
表现在一系列占空比。虽然被指定，
和性能可保证具有50％的时钟占空比
性能通常保持在一个时钟占空比
范围为40 ％至60％ 。
时钟线应串联端接在时钟
源在该行的，如果在时钟的特性阻抗
线比长
在ADC12L066的看跌期权驾驶巴士。相反，每个输出
引脚应靠近和驱动一个数字输入
引脚。为了进一步降低ADC的噪声， 100
电阻串联
与每个ADC数字输出管脚，靠近其重新
spective销，应添加到电路中。参见第
3.0.
2.3 PD
PD引脚，高电平时，持有ADC12L066在加电
关断模式，以节省功耗，当转换器没有
被使用。在这种状态下的功耗为50毫瓦
具有66 MHz的时钟和30毫瓦，如果时钟停止。该
输出数据引脚未定义在此模式下。在数据
管道被破坏，而在掉电模式。
掉电模式退出循环时间由确定
电容器的上销30 ， 31和32 ，是大约值
300 ns的使用建议0.1 μF这些引脚上。这些
电容失去它们的电荷在掉电模式
必须通过片上电路转换之前进行充电
可以是准确的。更小的电容值，允许更快的重
从电源关断模式covery ，但可能会导致一个
降低SNR ， SINAD和ENOB性能。
3.0产出
该ADC12L066有12个TTL / CMOS兼容的数据输出
销。在偏移二进制数据是存在于这些输出而
在OE和PD引脚为低电平。而T
OD
时间提供
有关输出定时，以简单的方式来捕获信息
有效输出锁存的数据
上升沿
的
转换时钟（引脚10 ） 。然而，要使用的边缘可能
取决于时钟频率和占空比。如果上升
边缘的情况下，将n
OD
和T
OH
时间可以用来确定
中的数据输入地雷需要建立和保持时间
驱动装置。如果在时钟的下降沿的情况下，关心
必须注意确保足够的建立和保持时间
允许用于捕获ADC输出数据。
驱动高电容公交车的时候要非常小心。该
更电容输出驱动器必须收取每
转换，更瞬时数字电流流
通过V
DR
和DR GND 。这些大的充电电流
尖峰可能会导致片上地面噪声和耦合到
模拟电路，从而降低动态性能。充足
绕过，限制输出电容和细心的关注
到接地平面会减少这个问题。另外，
总线电容超出规定的15 pF的/针会引起
t
OD
增加，使得难以正确地被锁定在ADC
输出数据。其结果可能是明显减少
动态性能。
为了减少噪音，由于输出切换，最大限度地减少负载
电流的数字输出。这可以通过连接 - 完成
荷兰国际集团ADC输出和任何其他电路之间的缓冲
（ 74ACQ541 ，例如） 。只有一个驱动的输入应该是
连接到每个输出引脚。此外，插入系列
100Ω的电阻器的数字输出，靠近ADC
销，将隔离跟踪和其它电路的输出
电容和限制输出电流，这可能oth-
erwise导致性能下降。看
图4中。
而ADC12L066将与V操作
DR
电压下降
到1.8V ，T
OD
降低V增加
DR
。要小心
外部定时使用减少了V时
DR
.
其中T
r
在时钟的上升时间和T
PROP
是传播速度
沿曲线的信号。为FR-4的一种典型板
材料，T
PROP
是大约150皮秒/中，或60的ps /厘米。该
时钟
销可能需要进行交流结束了一系列的RC等
该电阻值等于特征阻抗
时钟线和电容器的值的ANCE是
其中， "I"是线路长度（英寸）和Z
o
是的字符级
时钟线的ISTIC阻抗。该终端应
位于尽可能靠近到，但在一厘米，
在ADC12L066时钟引脚如图所示
图6 。
它应该
还可以位于超出ADC时钟引脚从观察
时钟源。
小心以保持恒定的时钟线路阻抗
整个线路的长度，并正确地终止
用它的特性阻抗的线路的源端。
请参考应用笔记AN- 905的信息，设置
特性阻抗。
2.2 OE
OE引脚，高电平时，将输出引脚置为高
阻抗状态。当该引脚为低电平时，输出的
活动状态。该ADC12L066将继续转换
该引脚是高还是低，但输出不能被读
而OE引脚为高电平。
由于增加的输出电容ADC噪声增大
tance在数字输出引脚，不要使用三态输出
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