初步
PLL702-03
低EMI外设时钟发生器用于笔记本电脑
引脚说明
名字
VDDOSC
XIN
XOUT
Vssosc
VSSB1
24.576MHz/SST0
针＃
1
2
3
4
5
6
TYPE
P
I
O
P
P
B
描述
3.3V供电的振荡器，模拟核和数字电路。
晶振输入：为24.576MHz的晶振基础（ CL = 20pF的，并联谐振模式， +/-
在20ppm ） 。片上负载电容：无需外部负载电容器。
晶振输出。
接地连接。
接地连接。
双向和三电平引脚。当电源接通时， SST0的值被锁存并用于
选择SST控制（见扩频选择表1 ） 。三电平输入： M =做
无法连接， 1 =上拉， 0 =拉下。上电之后，此引脚用作24.576MHz的输出
时钟。
双向引脚。当电源接通时， SST1的值被锁存，并用来选择
SST控制（见扩频选择表1 ） 。内部下拉默认为SST1
0时，使用外部上拉电阻设置为1，上电之后，此引脚用作24.576MHz的输出时钟。
3.3V电源为24.576MHz的时钟。
3.3V电源为25MHz的，为8MHz ， 12MHz的， 24.576MHz的。
以太网25MHz的时钟输出（双驱动强度） 。
接地连接。
双向引脚。当电源接通时， VDD_SEL的值被锁存，并用来选择
电源（请参阅电源选型表2 ） 。内部下拉SST1默认为0 ，使用
外部上拉电阻设置为1，上电之后，此引脚用作12MHz的输出时钟。
8MHz的时钟输出（键盘控制器） 。
接地连接。
27MHz的输出。该输出可以使用SST （扩频调制的低EMI
技术） 。
3.3V电源为27MHz的， 20MHz的， 12MHz的，和24.576MHz的。
24.576MHz/SST1
VDDB1
VDD25M
25MHzx2
VSS25M
12MHz/VDD_SEL
8MHz
VSSB2
27MHz
VDDB2
7
8
9
10
11
12
13
14
15
16
B
P
P
O
P
B
O
P
O
P
功能说明
三电平与二电平输入
为了减少引脚的用法， PLL702-02使用三电平输入引脚。这些引脚允许3个级别的输入选择，即： 0 =
连接到GND ， 1 =连接到VDD ， M =不要连接。因此，与两电平选择管脚，所述三电平输入引脚
在“M” （ MID）的状态时，没有连接。以三电平引脚连接到一个逻辑“零” ，该引脚必须连接到
GND 。同样，为了连接到一个逻辑“1” ，该引脚必须连接到VDD。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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