初步
PLL702-03
低EMI外设时钟发生器用于笔记本电脑
连接的双向销
该PLL702-03还使用双向引脚。同一引脚用作上电时的输入，并作为只要输入输出
已锁定。输入的值被锁存，在上电时。根据不同的引脚上（见引脚说明） ，输入可以
是三电平或一个标准的两电平。不同于单向引脚，双向引脚不能直接连接到GND或VDD中
命令输入到设置为"0"或"1" ，由于销也需要作为输出。在两电平输入引脚的情况下，一个内部的上拉
电阻的存在。这允许在没有外部下拉电阻器连接销之间将要设定的默认值
和GND （根据定义，一个三电平输入具有"M" （中间一个默认值） ，如果它没有连接） 。以连接一个双
定向销到非默认值时，输入必须通过一个外部下拉/上拉连接到GND或VDD
电阻器。
注意：
当输出负载呈现相比于内部的上拉电阻的低阻抗，内部的上拉电阻
可能不足以拉动输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
为双向输入，引脚和GND之间的外部负载电阻必须足够小（比
内部上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应，当
引脚用作输出，外部下拉电阻的值应然保持尽可能大。在一般情况下，它是
推荐使用周围六分之一的外部电阻四分之一的内部上拉电阻（参见应用
图）。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD一个小电阻，该电阻是
在本质上并联连接到内部的上拉电阻。在这种情况下，外部的下拉电阻可能要
尺寸更小，以保证该引脚的电压将是低的足够实现所期望的逻辑“零” 。这是特别
真正驾驶时74FXX TTL组件。
应用图：双向引脚内部上拉
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP =内部上拉电阻（见引脚说明） 。上电复位： R在从1到0，而RB开始从0到1 。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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