93AA46/56/66
3.0
3.1
引脚说明
片选（ CS ）
3.4
数据输出（ DO ）
高水平的选择装置。低电平释放
该器件使它进入待机模式。然而，一
这已经是发起和/或编程周期
进度将完成，无论CS输入
信号。如果CS在一个程序循环拉低，
该设备将尽快进入待机模式的
编程周期完成。
CS必须为低电平250 ns最小（T
CSL
）之间
连续的指令。当CS为低时，内部
控制逻辑在复位状态保持。
数据输出被用在读模式，以输出数据同步
chronously与CLK输入（T
PD
经过积极的
CLK的边缘）。
该引脚还提供READY / BUSY状态信息
在擦除和写入周期化。 READY / BUSY
状态信息可在DO引脚，当CS为
是低最低的片选后所带来的高
低的时间（T
CSL
）和一个擦除或写入操作
已经启动。
状态信号不可用的呢，如果CS保持
低或高的整个写入或擦除过程中
周期。在所有其他情况下， DO处于高阻态。如果
写入/擦除循环，一个上拉后的状态进行检查
电阻上的DO需要读取READY信号。
3.2
串行时钟（CLK ）
串行时钟用于同步的通信
一个主设备和93AAXX之间的阳离子。
操作码，地址和数据位的移入
CLK的上升沿。数据位也同步输出
CLK的上升沿。
CLK可以在任何位置中的发送停止
序（在高或低电平） ，并且可以是contin-
相对于时钟的时候随时UED （T
长实
)
和时钟低电平时间（T
CKL
） 。这使得控制
掌握自由地准备操作码，地址和
数据。
CLK是一个“不关心” ，如果CS为低电平（释放器件） 。
当CS为高电平，但起始条件一直没有
检测到的，可以接收任意数量的时钟周期
通过在不改变其状态的设备（如等待
为启动条件） 。
的过程中，不需要考虑CLK周期自定时
WRITE （即，自动擦/写）周期。
检测开始后调理特定网络版数
时钟周期（分别为低到高转变的
CLK的）必须被提供。这些时钟周期是
在所有需要的操作码，地址需要的时钟，和
指令执行数据位之前（见指令
中置真值表） 。 CLK和DI则成为不在乎
被检测的输入等待一个新的起始条件。
注意：
CS必须变为低电平之间的连续
指令。
3.5
组织（ ORG ）
当ORG连接到V
CC
中，（ ×16）存储
组织被选中。当ORG被连接到V
SS
中，
（ X8 ）内存组织被选中。 ORG只能
被佛罗里达州oated为1MHz的或更少的时钟速度为（ X16 ）
记忆的组织。时钟速度大于1
兆赫， ORG必须连接到V
CC
或V
SS
.
3.3
数据输入（ DI）的
数据在用于时钟起始位，操作码，
地址和数据同步的CLK输入。
DS20067H第8页
本站由ICminer.com电子图书馆服务版权所有2003
1998年Microchip的科技公司
