AD8253
表5.透明增益模式真值表逻辑电平
WR
V
S
V
S
V
S
V
S
A1
低
低
高
高
A0
低
高
低
高
收益
1
10
100
1000
表6.用于锁存增益模式真值表逻辑电平
WR
前高后低
前高后低
前高后低
前高后低
低到低
从低到高
高来高
1
锁存增益模式
一些应用程序有多个可编程器件等
作为多路复用器或其它可编程增益仪表
出放大器的相同的PCB上。在这种情况下，设备可以共享一个
数据总线。在AD8253的增益可以用WR作为锁存器被置位，
允许其他设备共享A0和A1 。图53示出了一
概略使用这种方法，被称为锁存增益模式。该
AD8253是在此模式下，当WR保持为逻辑高或逻辑
低，通常为5V和0V，分别。在A0和A1上的电压
读的WR信号的向下的边缘，因为它转换
从逻辑高到逻辑低。这锁存的逻辑电平
A0和A1 ，产生增益变化。见真值表上市
表6更多关于这些增益变化。
+15V
WR
10μF
0.1F
A1
A0
+ IN
WR
A1
A0
+5V
0V
+5V
0V
+5V
0V
G = 1000
A1
低
低
高
高
X
1
X
1
X
1
A0
低
高
低
高
X
1
X
1
X
1
收益
更改为1
更改为10
更改为100
更改为1000
没有变化
没有变化
没有变化
X =不在乎。
上电时，该AD8253默认为1时，在一个增益
锁存增益模式。与此相反，如果AD8253被配置在
透明增益模式时，它开始于由所指示的增益
电压电平上的A0和A1上电。
时序锁存增益模式
在锁存增益模式下，逻辑电平在A0和A1必须对
最小建立时间，T
SU
， WR向下沿之前
锁存增益。类似地，它们必须保持最小
保持时间t
HD
， WR向下边缘后，以确保
的增益被正确地锁存。吨后
HD
， A0和A1可能会改变
逻辑电平，但增益不改变，直到下一个向下的
WR的边缘。这WR可以保持较高的最短持续时间
为t
WR
-HIGH
和叔
WR
- 低
是最短持续时间WR能
保持低电平。数字时序规范列于表2 。
所需的增益变化的时间由稳定为主
放大器的时间。的时序图如图54所示。
当与其他设备共享的数据总线，逻辑电平施加
这些设备可以潜在地通过馈送到输出
在AD8253 。穿通线可以通过减小被最小化
逻辑信号的边沿速率。此外，细心的布局
PCB也减少了数字和模拟之间的耦合
董事会的部分。
+
G =上一页
状态
REF
AD8253
In
–
DGND
DGND
10μF
0.1F
图53.锁存增益模式， G = 1000
t
WR- HIGH
WR
06983-052
–15V
注意：
1.在WR的向下的边缘，因为它跃迁
从逻辑高到逻辑低电平时，电压在A0
和A1被读取并锁存，从而导致
增益变化。在本例中，增益开关至G = 1000 。
t
WR -LOW
t
SU
A0, A1
t
HD
06983-053
图54.时序图锁存增益模式
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