AD8177
并行数据
D0
D1
D2
D3
（ OUTPUT ENABLE ）
SER / PAR
D4
SERIN
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
S
D1
Q D Q
D0 CLK
SEROUT
WE
CLK
CS
OUT0 EN
OUT1 EN
3至5解码器
06605-029
图7.逻辑图
ENA
OUT0
B0
CLR Q
OUT0
B1
CLR Q
ENA
ENA
OUT0
B2
CLR Q
ENA
OUT0
B3
CLR Q
ENA
OUT0
EN
CLR Q
ENA
OUT1
B0
CLR Q
ENA
OUT4
EN
CLR Q
解码
80
开关矩阵
第0版|第18页40
产量
地址
A0
A1
A2
OUT2 EN
OUT3 EN
OUT4 EN
ENA
OUT4
B0
CLR Q
ENA
OUT4
B1
CLR Q
ENA
OUT4
B2
CLR Q
ENA
OUT4
B3
CLR Q
ENA
OUT4
EN
CLR Q
更新
RST
CS
5
OUTPUT ENABLE
