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AD7837/AD7847
电路信息
D / A部分
表一， AD7847真值表
的简化电路示意图1所述的D / A转换器和
输出放大器示于图10 。
分段方案被使用，从而在2个MSB的12比特的
数据字被解码以驱动所述三个开关交流电。该
剩下的10位驱动在一个标准的R-2R开关（ S0 - S9 ）
阶梯配置。
每个开关的-C装载机总参考的1/4电流
租与剩余的1/4穿过的R- 2R部。
输出放大器和反馈电阻器执行当前
到电压转换捐赠
V
OUT
= –
D
×
V
REF
哪里
D
是数字字的分数表示。 （D
可以设定从0到四千○九十六分之四千○九十五。 ）
输出放大器能够保持
±
10 V在一个2 kΩ的负载。它
内部补偿和稳定到0.01 ％ FSR （1/2 LSB ）
在不到5
s.
需要注意的是在AD7837 ，V
OUT
必须CON组
外部连接的与R
FB
.
R
V
REF
2R
C
2R
B
2R
A
2R
S9
2R
S8
2R
S0
2R
R /2
R
R
CSA
X
1
0
1
0
g
1
g
CSB
X
1
1
0
0
1
g
g
WR
1
X
g
g
g
0
0
0
功能
没有数据传输
没有数据传输
锁存到DAC数据
锁存到DAC B数据
锁存到两个DAC数据
锁存到DAC数据
锁存到DAC B数据
锁存到两个DAC数据
X =不在乎。
g
=上升沿触发。
CSA ， CSB
t
1
WR
t
3
t
2
t
4
数据
有效
数据
t
5
图12. AD7847写周期时序图
接口逻辑信息AD7837
V
OUT
如图所示为全1 ON DAC
AGND
图10. D / A简化电路图
接口逻辑信息AD7847
为AD7847的输入控制逻辑电路示于图11 。
该部分包含每个DAC的一个12位的锁存器。它可以被处理
作为两个独立的DAC ，每个都有其自己的
CS
输入和一个COM
MON
WR
输入。
CSA
和
WR
控制数据的加载
DAC锁存器，而
CSB
和
WR
控制的负载
DAC B锁存器。锁存器是边沿触发，使输入数据
被锁存到各自的锁存器上的上升沿
WR 。
If
CSA
和
CSB
都是低电平和
WR
被拉高，相同的数据会
被锁存到两个DAC锁存器。控制逻辑真值表是
表Ⅰ中示出，而在写周期的时序图的
部分示于图12 。
CSA
WR
在AD7837的输入载荷的结构被构造为
接口到微处理器具有一个8位宽的数据总线。该
部分包含每个DAC-输入锁存器2个12位锁存器和
一个DAC锁存器。每个输入锁存器被进一步细分成least-
显著的8位锁存器和一个最显著的4位锁存器。只有
在DAC锁存器所保持的数据确定从部分的输出端。
为AD7837的输入控制逻辑电路示于图13中，
而在写周期的时序图如图14所示。
LDAC
CS
WR
4
DAC A
LATCH
12
DAC B
LATCH
12
A0
DAC A MS
输入
LATCH
8
DAC A LS
输入
LATCH
A1
4
DAC B LS
输入
LATCH
DAC锁存器
8
DAC B LS
输入
LATCH
CSB
DAC B LATCH
8
DB7 DB0
图11. AD7847输入控制逻辑
图13. AD7837输入控制逻辑
版本C
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