AD7952
PIN号
24
助记符
D9或
RdError
TYPE
1
DO
描述
在并行模式下，此输出用作并行端口数据输出总线9 。
串行数据读取错误。在串行从模式（ SER / PAR =高电平， EXT / INT =高电平） ，这个输出被用作
一个不完整的数据读取错误标志。如果一个数据读出开始并没有完成时的当前
转换完成后，当前数据将丢失， RDERROR变为高电平。
在并行模式下，此输出用作并行端口数据输出总线10 。
串行配置硬件/软件选择。在串行模式中，该输入用于配置
的AD7952通过硬件或软件。请参阅硬件配置部分和软件
配置部分。
当HW / SW =低电平时， AD7952是通过软件使用串行配置寄存器进行配置。
当HW / SW =高电平时， AD7952通过专用硬件输入引脚配置。
在并行模式下，此输出用作并行端口数据输出总线11 。
串行配置数据输入。在串行软件配置模式（ SER / PAR =高电平， HW / SW =低电平） ，
该输入用于串行写，高位在前，配置数据转换为串行配置
注册。在这个输入的数据用SCCLK锁存。请参见软件配置部分。
在并行模式下，此输出用作并行端口数据输出总线12 。
串行配置时钟。在串行软件配置模式（ SER / PAR =高电平， HW / SW =低电平） ，这
输入用于时钟在上SCIN的数据。活动边沿其中数据SCIN更新取决于
在INVSCLK引脚的逻辑状态。请参见软件配置部分。
在并行模式下，此输出用作并行端口数据输出总线13 。
串行配置芯片选择。在串行软件配置模式（ SER / PAR =高电平， HW / SW =低电平） ，
这使得输入串行配置端口。请参见软件配置部分。
忙碌的输出。高转换时，转换开始，并保持高电平，直到转换
完成后，数据被锁存到芯片上的移位寄存器。 BUSY的下降沿可以
用作数据就绪时钟信号。注意转换模式（ SER / PAR =高后，在读硕士，
EXT / INT =低电平， RDC =低） ，根据表4的繁忙时间发生变化。
输入范围选择。在使用按如下方式与双极一起。
输入范围（ V）
双极
TEN
0-5
低
低
0-10
低
高
±5
高
低
±10
高
高
读取数据。当CS和RD均为低电平时，并行接口或串行输出总线被使能。
片选。当CS和RD均为低电平时，并行接口或串行输出总线被使能。 CS
也可用于栅极在从串模式下，外部时钟（未用于串行配置的端口） 。
复位输入。当高，复位AD7952 。电流转换，如果有的话，将被中止。的下降沿
RESET复位数据输出为全零（与OB / 2C =高） ，并清除配置寄存器。
见数字接口部分。如果不使用，该引脚可连接到OGND 。
关断输入。当PD =高，下跌的ADC权力。动力消耗减少，而且
转换是抑制当前完成后。数字接口仍然有效
在断电期间。
转换开始。在CNVST的下降沿使内部采样和保持进入保持状态，
启动转换。
输入范围选择。请参见引脚30的描述。
基准输入/输出。当PDREF / PDBUF =低，内部基准和缓冲启用，
产生5 V该引脚上。当PDREF / PDBUF =高，内部参考和缓冲器被禁用，
允许外部提供的基准电压上升至AVDD伏。至少有一个22 μF的去耦
电容器需要具有或不具有内部基准和缓冲。请参阅参考解耦
部分。
参考输入模拟地。连接到模拟地平面。
25
D10或
HW / SW
DI / O
26
D11或
SCIN
DI / O
27
D12或
SCCLK
DI / O
28
D13或
鳞癌
忙
DI / O
29
DO
30
TEN
DI
2
31
32
33
RD
CS
RESET
DI
DI
DI
34
PD
DI
2
35
36
37
CNVST
双极
REF
DI
DI
2
AI / O
38
REFGND
AI
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