AD7610
表4的串行时钟时序转换后主机读取模式
DIVSCLK[1]
DIVSCLK[0]
同步到SDCLK第一个边沿延迟最小化
内部SDCLK周期最短
内部SDCLK周期最大
内部SDCLK较高的最低
内部SDCLK较低的最低
SDOUT有效建立时间最短
SDOUT有效保持时间最短
SDCLK上边缘到SYNC延迟最小化
BUSY高电平宽度最大
符号
t
18
t
19
t
19
t
20
t
21
t
22
t
23
t
24
t
28
0
0
3
30
45
15
10
4
5
5
2.25
0
1
20
60
90
30
25
20
8
7
3.00
1
0
20
120
180
60
55
20
35
35
4.40
1
1
20
240
360
120
115
20
90
90
7.30
单位
ns
ns
ns
ns
ns
ns
ns
ns
μs
1.6mA
I
OL
输出
针
1.4V
C
L
60pF
2V
500A
I
OH
0.8V
图2.负载电路的数字接口时序，
SDOUT ， SYNC ， SCLK和输出，C
L
= 10 pF的
06395-002
笔记
1.在串行接口模式下， SYNC ，SCLK和
SDOUT与一个最大负载情况确定
C
L
; 10pF的作者否则，负载为60pF最大。
t
延迟
2V
0.8V
t
延迟
2V
0.8V
06395-003
图3.电压参考电平的时序
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