AD5624R/AD5644R/AD5664R
在这个阶段， SYNC线可以保持低或带来高。在
任一种情况下，它必须被拉高为前至少15纳秒
在下一个写序列，使得同步的下降沿可以发起
在下一个写序列。
由于SYNC缓冲器消耗更多的电流当V
IN
= 2 V比
它在V
IN
= 0.8 V， SYNC应该被闲置的低
写序列更低的功耗运行。如前所述
以前，它必须，然而，再次之前拉高
在下一个写序列。
表8.命令定义
C2
0
0
0
0
1
1
1
1
C1
0
0
1
1
0
0
1
1
C0
0
1
0
1
0
1
0
1
命令
写入输入寄存器
n
更新DAC寄存器
n
写入输入寄存器
n,
更新所有
（软件LDAC ）
写入和更新DAC通道
n
掉电DAC （电）
RESET
LDAC寄存器设置
内部基准设置（开/关）
输入移位寄存器
输入移位寄存器为24位宽（参见图52）。第一
2位是无关位。接下来的三个是命令
位， C 2至C 0 （见表8 ），随后由3位DAC地址
A2至A0 （参见表9） ，然后在16-， 14- ，12-位数据字。
数据字包括16位， 14位， 12位的输入代码
其次是0,2 ，或4个无关位，为AD5664R ，
AD5644R和AD5624R分别（见图52 ，图53 ，
和图54）。这些数据位被传输到数模转换器
在24登记
th
SCLK下降沿边缘。
表9.地址命令
A2
0
0
0
0
1
A1
0
0
1
1
1
A0
0
1
0
1
1
ADDRESS （N ）
DAC A
DAC B
DAC
DAC
所有DAC
SYNC中断
在一个正常的写序列中， SYNC线被保持低电平至少
SCLK的24下降沿，并在DAC上更新24
th
下降沿。但是，如果SYNC是24前拉高
th
下降沿，那么这个作为一个中断给写序列。
输入移位寄存器被复位，并且写序列被看作是
无效的。无论是在DAC的更新寄存器的内容，也不是
变化的操作模式发生（参见图55）。
DB23 （MSB）
X
X
C2
C1
C0
A2
A1
A0
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
DB0 （ LSB ）
D1
D0
05856-034
数据位
命令位
地址位
图52. AD5664R输入移位寄存器内容
DB23 （MSB）
X
X
C2
C1
C0
A2
A1
A0
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
DB0 （ LSB ）
X
X
05856-035
数据位
命令位
地址位
图53. AD5644R输入移位寄存器内容
DB23 （MSB）
X
X
C2
C1
C0
A2
A1
A0
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
DB0 （ LSB ）
X
X
05856-036
数据位
命令位
地址位
图54. AD5624R输入移位寄存器内容
SCLK
SYNC
DIN
DB23
DB0
DB23
DB0
05856-037
无效写序列：
SYNC HIGH前24
TH
下降沿
有效的写序列，输出更新
ON THE 24
TH
下降沿
图55.同步中断机制
版本A |第21页28
