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SN65LV1023A
SN65LV1224B
SLLS621C - 2004年9月 - 修订2006年2月
功能说明（续）
一旦解串器也同步串行器，锁销转变为低。解串器锁
嵌入式时钟，并使用它来恢复序列化的数据。 ROUT数据是有效的，当LOCK为低电平，否则
R
OUT0
–R
OUT9
是无效的。第r
OUT0
–R
OUT9
数据选通由RCLK 。具体RCLK边缘极性是
用于选择由RCLK_R / F输入。第r
OUT0
–R
OUT9
，锁定和RCLK输出可以驱动最多
3 CMOS输入门（ 15 pF负载。总为三个）具有66 MHz的时钟。
掉电
当没有数据传输是必需的，在省电模式下都可以使用。该串行器和解串器使用
掉电状态时，一个低功耗的睡眠模式，以降低功耗。解串器进入掉电
当你驾驶PWRDN和REN低。该串行器进入掉电时，你开车PWRDN低。当道
下来， PLL停止并输出进入高阻抗状态，即禁用负载电流，并降低
电流提供给毫安范围。要退出掉电，必须推动PWRDN引脚为高电平。
前串行器和解串器之间的有效的数据交换可以恢复，则必须重新初始化并
重新同步的装置彼此。串行初始化需要1026 TCLK周期。解串器
初始化和驱动器LOCK高，直到锁定到LVDS时钟发生。
高阻抗模式
该串行器进入高阻抗模式时， DEN引脚被拉低。这使得两个驱动器输出引脚
（DO +和DO- ）到一个高阻抗状态。当你开车DEN高，串行器返回到以前的
状态，只要所有其他控制引脚保持为静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。当REN销
被拉低，解串器进入高阻抗模式。因此，接收器的输出引脚
(R
OUT0
–R
OUT9
）和RCLK被放置在高阻抗状态。 LOCK输出保持活跃，反映
PLL的状态。
解串器真值表
输入
PWRDN
H
H
L
H
(1)
(2)
(3)
REB
H
H
X
L
ROUT （ 0 ： 9 ）
(1)
Z
活跃
Z
Z
输出
LOCK
H
L
Z
活跃
(2)
RCLK
(3) (1)
Z
活跃
Z
Z
ROUT和RCLK是三态时， LOCK置为高电平。
LOCK输出反映解串器的相对于所选择的数据流的状态。
RCLK主动表示，如果解串器被锁定在RCLK运行。 RCLK相对于狂胜时间由下式确定
RCLK_R / F。
失效保护偏压为SN65LV1224B
该SN65LV1224B具有一个输入阈值灵敏度
±50
毫伏。这允许更大的差分噪声容限
在SN65LV1224B 。然而，在接收机输入端没有被积极地驱动的情况下，增加了
该SN65LV1224B的灵敏度可以拾取噪声作为信号而引起无意的锁定。这种情况可能发生
当输入电缆断开。该SN65LV1224B具有一个片上失效保护电路，驱动串行
输入和LOCK信号为高电平。故障安全电路的响应时间取决于互连的特性。
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