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RC32365
Thigh_9d
Tper_9d
MIIxRXCLK
Thld_9e
Tsu_9e
MIIxRXDV ， MIIxRXD [3： 0]， MIIxRXER
Thigh_9d
Tper_9d
MIIxTXCLK
Tdo_9f
Tdo_9f
MIIxTXEN ， MIIxTXD [3： 0]， MIIxTXER
Thigh_9a
Tper_9a
MIIxMDC
Tdo_9b
MIIxMDIO （输出）
为tLOW
Tlow_9d
为tLOW
Tlow_9d
Tlow_9a
为tLOW
Tdo_9b
Thld_9b
Tsu_9b
MIIxMDIO （输入）
图11以太网AC时序波形
信号
PCI
1
PCICLK
2
符号
参考
EDGE
150MHz
民
最大
单位
定时
条件图
参考
Tper_10a
Thigh_10a,
Tlow_10a
Tslew_10a
无
15.0
6.0
1.5
30.0
—
4.0
ns
ns
V / ns的
66 MHz的PCI
见图12
表10 PCI AC时序特性（共2第1部分）
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2005年10月5日
