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TMS320C6713 ， TMS320C6713B
浮点数字信号处理器
SPRS186I
2001年12月
经修订的2004年5月
多通道缓冲串行端口时序（续）
定时为FSR的要求时GSYNC = 1（参照图58）
PYPA167
PYP200
GDPA200
GDP225
GDP300
民
1
2
t
SU（ FRH - CKSH ）
t
H（ CKSH - FRH ）
建立时间， FSR CLKS高前高
保持时间， CLKS高后FSR高
4
4
最大
ns
ns
号
单位
CLKS
1
FSR外部
CLKR / X的（不需要重新同步）
CLKR / X （需要重新同步）
2
图58. FSR时序当GSYNC = 1
定时为SPI主设备或从需求的McBSP ： CLKSTP = 10B ， CLKXP = 0
（参见图59）
PYPA167
PYP200
GDPA200
GDP225
GDP300
主
民
4
5
号
单位
SLAVE
最大
民
2
6P
5 + 12P
最大
ns
ns
t
SU（ DRV- CKXL ）
t
H（ CKXL - DRV ）
建立时间， DR前CLKX低有效
保持时间， DR后CLKX低电平有效。
12
4
P = 1 / CPU时钟频率纳秒。例如，在300 MHz的运行部件时，使用P = 3.3纳秒。
对于所有SPI从机模式， CLKG通过设置CLKSM = CLKGDV = 1编程为CPU时钟的1/2。
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邮政信箱1443
休斯敦，得克萨斯州77251-1443
