TMS320C6727 ， TMS320C6726 ， TMS320C6722
浮点数字信号处理器
SPRS268E - 2005年5月 - 修订2007年1月
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4.18锁相环（PLL）的
4.18.1 PLL设备特定的信息
该C672x DSP产生高频的内部时钟，需要通过一个片上PLL 。
输入到PLL的是无论是从内部振荡器（ OSCIN引脚）或从外部时钟上的
CLKIN引脚。 PLL输出的四个时钟具有可编程分频器的选择。
图4-43
说明
PLL的拓扑结构。
PLL的器件复位后，默认情况下禁用。它必须由软件根据所述配置
在列出的允许工作条件
表4-40
使DSP之前从PLL通过设置来运行
PLLEN = 1 。
PLLEN
(PLL_CSR[0])
时钟
输入
从
CLKIN或
OSCIN
分频器
D0
（ / 1 / 32 ）
PLLREF
PLL
X4为X25
PLLOUT
1
0
分频器
D1
（ / 1 / 32 ）
SYSCLK1
CPU和内存
分频器
D2
（ / 1 / 32 ）
SYSCLK2
外设和Dmax
分频器
D3
（ / 1 / 32 ）
SYSCLK3
EMIF
AUXCLK
McASP0,1,2
图4-43 。 PLL拓扑
102
外设和电气规格
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