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初步
GS816272CC-333/300/250/200/150
209焊球BGA
商用温度
工业级温度
特点
FT引脚为用户配置或通过管道操作流程
单/双循环取消选择
IEEE 1149.1 JTAG兼容的边界扫描
ZQ模式引脚为用户可选的高/低输出驱动器
2.5 V或3.3 V +10 ％ / - 10 ％，核心供电
LBO引脚的直线或交错突发模式
在模式引脚内部输入电阻允许浮动模式引脚
默认为SCD X18 / X36交错管道模式
字节写（ BW）和/或全局写（ GW ）的操作
内部自定时写周期
用于便携式应用的自动断电
JEDEC标准的209焊球BGA封装
无铅209焊球BGA封装
256K X 72
18MB S / DCD同步突发静态存储器
流经/管道读取
333兆赫， 150兆赫
2.5 V或3.3 V V
DD
2.5 V或3.3 V的I / O
的数据输出寄存器中的功能可以由用户来控制
通过FT模式。抱着FT模式引脚为低电平放置在RAM
流通过模式下，使输出的数据绕过数据输出
注册。控股FT高处的RAM中的管道模式，
激活的上升沿触发的数据输出寄存器。
SCD和DCD流水线读
该GS816272CC是SCD （单周期取消）和DCD （双
循环取消）流水线同步SRAM 。 DCD静态存储器
管道禁用命令到相同程度的读命令。
SCD的SRAM管道命令取消一个阶段比读少
命令。 SCD的RAM立即开始关闭其输出
之后，取消选择命令已被捕获在所述输入寄存器。
DCD的RAM保存取消命令一个完整的周期，然后
开始只是之后的第二个上升沿关闭它们的输出
时钟。用户可以配置该SRAM用于任一模式
操作使用SCD模输入。
功能说明
应用
该GS816272CC是18874368位高性能
同步SRAM与一个2位的猝发地址计数器。虽然一
键入最初开发的2级缓存的应用程序支持
高性能的CPU ，该装置现在发现应用
同步SRAM应用，从DSP总店
网络芯片组的支持。
地址，数据I / O的芯片使能（E1） ，地址脉冲串控制输入
（ ADSP ， ADSC ， ADV ） ，写控制输入（ BX， BW ， GW）是
同步并通过一个正边沿触发的时钟控制
输入端（ CK） 。输出使能（ G）和断电控制（ ZZ ）是
异步输入。突发周期可以与任何ADSP启动
或ADSC输入。在连拍模式下，后续的突发地址
内部产生的并通过ADV控制。突发地址
计数器可以被配置的线性或交织顺序来算
与线性突发顺序（ LBO ）的输入。连拍功能不需要
被使用。新的地址可以在每个周期装载不
退化的芯片性能。
字节写和全局写
通过使用字节写使能（ BW ）进行字节写操作
输入与一个或多个单独的字节的写信号（ Bx的） 。
此外，全局写（ GW ）是可用于写入所有字节在同一
时，无论该字节写入控制输入。
FLXDrive
该ZQ引脚允许高驱动能力（ ZQ低电平）之间的选择
多点总线的应用程序和正常的驱动强度（ ZQ或浮动
高）点至点应用。看到输出驱动器
特性图表的详细信息。
控制
睡眠模式
低功耗（休眠模式）通过断言实现（高）的
在ZZ信号，或者通过停止时钟（CK） 。存储器数据将被保留
在休眠模式下。
核心和接口电压
在GS816272CC工作在2.5 V或3.3 V电源。所有
输入的3.3 V和2.5 V兼容。单独的输出电源（V
DDQ
)
引脚用于分离与内部电路输出噪声和
在3.3 V和2.5 V兼容。
参数简介
-333
管道
3-1-1-1
流经
2-1-1-1
t
KQ
TCYCLE
CURR
t
KQ
TCYCLE
CURR
2.8
3.0
545
4.5
4.5
380
-300
2.8
3.3
495
5.0
5.0
345
-250
3.0
4.0
425
5.5
5.5
315
-200
3.0
5.0
345
6.5
6.5
275
-150
3.8
6.7
270
7.5
7.5
250
单位
ns
ns
mA
ns
ns
mA
冯： 1.01 2/2005
1/31
2004年， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
