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285V
CY7C4255V/CY7C4265V
CY7C4275V/CY7C4285V
32K / 64Kx18低压深同步FIFO的
特点
低功耗，易操作3.3V
融入低压系统
高速，低功耗，先入先出（ FIFO ）
回忆
8K ×18 （ CY7C4255V ）
16K ×18 （ CY7C4265V ）
32K ×18 （ CY7C4275V ）
64K ×18 （ CY7C4285V ）
0.35微米CMOS工艺，以获得最佳速度/功耗
高速100 MHz工作频率（ 10 ns的读/写周期
次）
低功耗
—
I
CC
= 30毫安
—
I
SB
= 4毫安
完全异步和同步读写
手术
空，满，半满和可编程几乎空
和几乎满状态标志
重传功能
输出使能（ OE ）引脚
独立的读写使能引脚
支持自由运行的50％占空比的时钟输入
宽度扩展能力
深度扩展能力
64引脚10×10 STQFP
引脚兼容的密度升级到CY7C42X5V - ASC
族
为CY7C4255 / 65 / 85分之75引脚兼容3.3V的解决方案
D
0 – 17
功能说明
该CY7C4255 / 65 /75 / 85V是高速，低功耗，先在
先出（ FIFO ）存储器与主频的读写接口安排
ES 。都是18位宽，且引脚/功能兼容
在CY7C42X5V同步FIFO的家庭。该
CY7C4255 / 65 /75 / 85V可级联增加FIFO
深度。可编程特性包括殆满/殆
空标志。这些FIFO提供了各种各样的解决方案
数据缓冲的需求，包括高速数据采集， multipro-
处理器接口和通信缓冲。
这些FIFO具有18位输入和输出端口是CON-
由独立的时钟受控和使能信号。输入端口是
通过一个自由运行的时钟（ WCLK ）和写使能控制
销（ WEN） 。
当文被声明时，数据被写入到FIFO的上升
在WCLK信号的边沿。虽然温保持有效，数据continu-
同盟写入到每个循环的FIFO中。输出端口被控制
在通过一个自由运行的类似方式读出时钟（ RCLK ）和读
使能引脚（ REN） 。此外， CY7C4255 / 65 /75 / 85V有一个
输出使能引脚（ OE ） 。读写时钟可连接togeth-
ER单时钟操作或两个时钟可运行indepen-
dently异步读/写应用程序。时钟频率
高达67 MHz的是可以实现的。
重传和同步殆满/殆空标志
功能都可以在这些设备上。
深度扩展，可以使用级联输入（ WXI ，
RXI ） ，级联输出（ WXO ， RXO ） ，并首先加载（ FL ）引脚。该
WXO和RXO引脚连接到的该WXI和RXI销
下一个设备，并且最后一个装置的WXO和RXO销应
连接到所述第一设备的WXI和RXI引脚。的FL销
所述第一设备被连接到V
SS
和所有其余devic-在FL销
上课应该连接到V
CC
.
逻辑框图
输入
注册
WCLK
文
写
控制
高
密度
双端口
RAM阵列
8Kx9
16Kx9
32Kx9
64Kx9
旗
节目
注册
旗
逻辑
FF
EF
PAE
PAF
SMODE
写
指针
读
指针
RS
RESET
逻辑
FL / RT
WXI
WXO / HF
RXI
RXO
扩张
逻辑
THREE- ST ATE
输出寄存器
OE
读
控制
4275V–1
Q
0 – 17
RCLK
任
赛普拉斯半导体公司
文件编号： 38-06012修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年12月26日
