CY7C4421V / 4201V / 4211V / 4221VCY7C4231V / 4241V / 4251VLow电压的64/256 / 512 / 1K / 2K / 4K / 8K ×9同步FIFO

CY7C4421V/4201V/4211V/4221V

CY7C4231V/4241V/4251V

低电压的64/256 / 512 / 1K / 2K / 4K / 8K ×9同步FIFO

Featuresb

高速，低功耗，先入先出（ FIFO ）

回忆

64 ×9 （ CY7C4421V ）

256× 9 （ CY7C4201V ）

512× 9 （ CY7C4211V ）

1K ×9 （ CY7C4221V ）

2K ×9 （ CY7C4231V ）

4K ×9 （ CY7C4241V ）

8K ×9 （ CY7C4251V ）

高速66 - MHz工作频率（ 15 ns的读/写周期

时间）

低功耗（I

CC

= 20 mA）的

低功耗，易操作3.3V

融入低压系统

5V容限输入V

IH MAX

= 5V

完全异步和同步读写

手术

空，满和可编程几乎空

几乎满状态标志

TTL兼容

输出使能（ OE ）引脚

独立的读写使能引脚

中心电源和接地引脚，可降低噪音

宽度扩展能力

节省空间的32引脚7毫米× 7毫米TQFP

32引脚PLCC

提供无铅封装

功能说明

该CY7C42X1V是高速，低功耗，先进先出存储器

与时钟读写接口。所有的9位。

可编程特性包括几乎满/殆空

标志。这些FIFO提供了各种各样的数据的解

缓冲的需求，包括高速数据采集，多

处理器接口和通信缓冲。

这些FIFO中有9位的输入和输出端口是

由单独的时钟和使能信号来控制。输入端口

由一个自由运行的时钟（ WCLK ）和两个写控制

使能引脚（ WEN1 ， WEN2 / LD） 。

当WEN1为LOW和WEN2 / LD为HIGH时，数据被写入

成在WCLK信号的上升沿的FIFO中。而

WEN1 ， WEN2 / LD保持活跃，数据不断写入

在每个WCLK周期的FIFO中。输出端口被控制

通过类似的方式自由运行读时钟（ RCLK ）和

两个读使能引脚（ REN1 ， REN2 ） 。此外，该

CY7C42X1V有一个输出使能引脚（ OE ） 。在读

（ RCLK ）和write （ WCLK ）时钟可绑在一起

单时钟操作或两个时钟会运行indepen-

dently异步读/写应用程序。时钟

频率高达66 MHz的是可以实现的。

深度扩展可以使用一个使能输入端为系统

控制，而其他使被扩展逻辑控制

直接数据流。

逻辑框图

D0

8

引脚配置

PLCC

顶视图

4 3 2 1 32 3130

29

5

28

6

27

7

26

8

9

25

10

24

11

23

22

12

21

13

14151617181920

EF

FF

Q

0

Q

1

Q

2

Q

3

Q

4

D

2

D

3

D

4

D

5

D

6

D

7

D

8

旗

节目

注册

D

1

D

0

PAF

PAE

GND

REN1

RCLK

REN2

OE

EF

PAE

PAF

FF

RS

WEN1

WCLK

WEN2/LD

V

CC

Q

8

Q

7

Q

6

Q

5

旗

逻辑

读

指针

读

控制

OE

RCLK REN1 REN2

输入

注册

WCLK WEN1 WEN2 / LD

写

控制

双端口

RAM阵列

64 x 9

写

指针

8Kx 9

RS

RESET

逻辑

THREE- ST

吃

OUTPUTREGISTER

Q0

8

赛普拉斯半导体公司

文件编号： 38-06010牧师* B

3901北一街

圣荷西

,

CA 95134

408-943-2600

修订后的2005年7月14日