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CY7C1348G
引脚德网络nitions
（续）
针
BWE
CLK
CE
1
TYPE
描述
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
同步低电平进行字节写操作。
输入 -
时钟
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
同步CE
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
只有采样
当一个新的外部地址被加载。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
同步CE
1
和CE
3
选择/取消选择该设备。 CE
2
只进行采样，当一个新的外部地址是
加载。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
同步CE
1
和CE
2
选择/取消选择该设备。 CE
3
只进行采样，当一个新的外部地址是
加载。
输入 -
输出使能，异步输入，低电平有效。
控制的DQ引脚的方向。当
异步低电平时， DQ引脚用作输出。当拉高高， DQ引脚为三态，并作为
输入数据引脚。 OE是在一个读周期的第一时钟从一个取消新兴时掩蔽
状态。
输入 -
提前输入信号，采样CLK ，低电平有效的上升沿。
当断言，它
同步自动递增的猝发周期的地址。
输入 -
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当
同步置为低电平，呈现给设备地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是recog-
的发布。 ASDP被忽略时， CE
1
被拉高高。
输入 -
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当
同步置为低电平，呈现给设备地址被捕获在地址寄存器中。一
[1:0]
是
还装入串计数器。当ADSP和ADSC都断言，只有ADSP是recog-
的发布。
输入 -
ZZ “休眠”输入，高电平有效。
当一个置为高电平时，器件的非时间关键
异步“休眠”状态与数据的完整性保护。在正常操作期间，该引脚为低或左
浮动。 ZZ引脚具有内部上拉下来。
I / O-
双向数据I / O线。
作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的同步的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过在读周期的前一个时钟的上升呈现的地址。的方向
针是通过OE控制。当OE是低电平时，引脚用作输出。当HIGH ，的DQ
被放置在一个三态条件。
电源
电源输入到该装置的核心。
地
I / O电源
供应
I / O接地
输入 -
STATIC
–
–
地面的装置的核心。
电源为I / O电路。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DD
或左
选择浮动交错突发序列。这是一个带针，并应在保持静态
设备的操作。模式引脚有一个内部上拉电阻。
未连接。
内部没有连接到芯片。
未连接。
内部没有连接到芯片。 NC / 9M ， NC / 18M ， NC / 36M ， NC / 72M的地址
扩展引脚内部没有连接到芯片。
CE
2
CE
3
OE
ADV
ADSP
ADSC
ZZ
的DQ
V
DD
V
SS
V
DDQ
V
SSQ
模式
NC
NC/9M,
NC/18M,
NC/36M,
NC/72M
文件编号： 38-05608牧师* D
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