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CY7C1338G
4兆位（ 128K ×32 ）流通型同步SRAM
特点
128K ×32个通用I / O
3.3V核心电源（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
提供的无铅100引脚TQFP封装，无铅
和非无铅119球的BGA封装
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1338G是128K ×32的同步高速缓存RAM
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 - MHz的版本） 。 2位芯片计数器捕获
在一个脉冲串的第一个地址，并递增地址automati-
对于美云的突发访问的其余部分。所有同步输入
通过用正边沿触发的控制寄存器被选通
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用
（ BW
[A ：D ]
和BWE ）和全局写（GW） 。异步
输入包括输出使能（ OE ）和ZZ引脚。
该CY7C1338G允许使用交错式或线性爆裂
序列，由MODE输入管脚选择。一个高选择
交错的脉冲串序列，而一个低电平选择一个线性
爆序列。突发的访问可以与启动
处理器地址选通（ ADSP ）或高速缓冲存储器控制器
地址选通（ ADSC ）的投入。地址是进步
由地址的进步（ ADV ）输入控制。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1338G从+ 3.3V内核电源供电
而所有输出可与任何一个+2.5或+ 3.3V工作
供应量。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
逻辑框图
A0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
字节
BW
D
写注册
DQ
D
字节
写注册
BW
C
DQ
C
字节
写注册
DQ
C
字节
写注册
DQ
B
字节
BW
B
DQ
B
字节
写注册
DQ
A
字节
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
字节
写注册
写注册
写注册
内存
ARRAY
SENSE
安培
产量
缓冲器
的DQ
启用
注册
输入
注册
ZZ
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05521牧师* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年7月5日
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