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初步
CY7C1304CV25
9兆位突发的4流水线SRAM与QDR 架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
- 2.5 ns的时钟至有效访问时间
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和接口
写端口（数据频率为333 MHz转） @ 167 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
与HSTL输入和输出的2.5V内核电源
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11×15矩阵）
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V - 1.9V ）
JTAG 1149.1兼容的测试访问端口
功能说明
该CY7C1304CV25是2.5V同步SRAM流水线
配备了QDR 架构。 QDR架构由
两个单独的端口，以存取存储器阵列。在读
端口有专用的数据输出来支持读操作
和写端口有专用的数据输入来支持写
操作。 QDR架构具有独立的数据输入和
数据输出完全消除需要“掉头”
所需的数据总线与通用I / O设备。访问
每个端口都通过一个共同的地址总线来实现的。
用于读取和写入地址地址锁存
输入（ K）时钟的备选上升沿。接入到
设备的读写端口是完全独立的
另一个。为了最大限度地提高数据吞吐量，同时读取
和写端口都配备了双数据速率（ DDR ）
接口。每个地址位置与4个18位的关联
话。由于数据可以被转移进入和离开该装置的
在两个输入时钟的每个上升沿（K / K和C / C ）内存
同时简化了系统设计的带宽最大化
消除公交“开通变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
寄存器的C或C输入时钟的控制。写的
带有片上同步自定时写电路进行。
CON连接gurations
CY7C1304CV25 - 512K ×18
逻辑框图（ CY7C1304CV25 ）
D
[17:0]
18
写写写写
REG
注册注册注册
阅读添加。解码
写添加。解码
A
(16:0)
地址
注册
17
地址
注册
128Kx18阵列
128Kx18阵列
128Kx18阵列
128Kx18阵列
17
A
(16:0)
K
K
CLK
将军
控制
逻辑
RPS
C
C
读取数据寄存器。
VREF
WPS
BWS
[0:1]
72
控制
逻辑
36
36
注册。
注册。
18
注册。
18
Q
[17:0]
赛普拉斯半导体公司
文件编号： 38-05494修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月1日
