RoboClockII 少年，
CY7B9930V ， CY7B9940V
高速多频
PLL时钟缓冲器
特点
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12-100兆赫（ CY7B9930V ） ，或24-200兆赫（ CY7B9940V ）
输入/输出操作
一对匹配输出偏斜< 200 PS
零输入至输出延迟
能够驱动50ω 10 LVTTL 50 ％占空比输出
终止线
商业级温度范围内具有八路输出200
兆赫
工业温度范围内具有八个输出频率为200 MHz
3.3V LVTTL /低压差（ LVPECL ） ，容错和热
插入的参考输入
的乘法比率（1-6 ，8，10 ， 12）
运行在高达12倍的输入频率
单独的输出禁止银行为积极的动力
管理和降低EMI
输出高阻抗选项用于测试目的
与锁定指示完全集成的PLL
低周期到周期抖动（ <100 PS峰 - 峰）
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单3.3V ± 10 ％电源
44引脚TQFP封装
功能说明
该CY7B9930V和CY7B9940V高速多频
PLL时钟缓冲器提供对系统用户可选择的控制
时钟功能。该多路输出时钟驱动器提供
与要优化的定时功能的系统集成
的高性能计算机或通信系统。
十大可配置输出可驱动每一个传输终止
线阻抗低至50Ω ，同时提供最小的，
指定的输出歪斜的LVTTL电平。的输出被设置成
在三家银行。在FB反馈区有两路输出，
其允许分频功能的从1到12中的任何一个
这些10的输出可以被连接到该反馈输入，以及
驾驶其他投入。
可选的参考输入是容错功能，允许
顺利转移到辅助时钟源的变化，当
主时钟源不操作。参考输入是
配置了可同时接收LVTTL或差分
（ LVPECL ）输入。完全集成的PLL抖动降低
并简化电路板布局。
框图
FBKA
相
频率。
探测器
VCO
控制逻辑
DIVIDE
发电机
LOCK
滤波器
REFA +
REFA-
REFB +
REFB-
REFSEL
FS
Output_Mode
3
3
银行反馈
FBDS0
FBDS1
3
3
DIVIDE
矩阵
QFA0
QFA1
2QA0
2QA1
2银行
DIS2
2QB0
2QB1
1QA0
1QA1
银行1
DIS1
1QB0
1QB1
赛普拉斯半导体公司
文件编号： 38-07271牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年8月8日
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