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128K ×36 ， 256K ×18
3.3V同步SRAM
2.5V的I / O ，流通型输出
突发计数器，单周期取消
特点
x
x
IDT71V2577
IDT71V2579
描述
该IDT71V2577 / 79顷组织为高速SRAM的
128K ×36 / 256K X 18 IDT71V2577 / 79包含SRAM的读写，数据，
地址和控制寄存器。有在数据输出寄存器没有
路径（流通结构） 。内部逻辑使得SRAM来
生成基于可留待决定自定时写
在写周期的结束。
突发模式功能，提供最高性能水平的
系统设计人员，为IDT71V2577 / 79可提供四个周期的数据
为一个单一的地址提供给SRAM中。内部突发地址
计数器接收来自所述处理器的第一周期的地址，发起
访问顺序。输出数据的第一个周期将流通从
从上升时钟沿的时钟对数据存取时间的延迟后的数组
相同的周期。如果选择了突发模式操作（ ADV =低），则
随后的三个输出数据的周期将提供给在用户
接下来的三个时钟上升沿。这三个地址的顺序是
由内部突发计数器和所定义的
LBO
输入引脚。
该IDT71V2577 / 79的SRAM采用IDT最新的高性能
CMOS工艺和被包装在JEDEC标准14毫米X 20毫米
100针薄塑料四方扁平封装（ TQFP ），以及一个119球栅阵列
（BGA ）和165细间距球栅阵列（ FBGA ） 。
x
x
x
x
x
x
128K ×36 ， 256K ×18的内存配置
支持快速访问次数：
商业：
- 7.5ns高达117MHz的时钟频率
商业和工业：
- 8.0ns高达100MHz的时钟频率
- 8.5ns高达87MHz的时钟频率
LBO
输入选择交错或线性突发模式
自定时写周期与全球的写控制（ GW ） ，字节写
使能（ BWE ）和字节写操作（ BWX ）
3.3V内核电源
功率下降ZZ输入控制
2.5V的I / O
包装在JEDEC标准的100引脚塑料薄型四方
扁平封装（ TQFP ） ， 119球栅阵列（ BGA ）和165细间距球
栅阵列（ FBGA ）
引脚说明摘要
A
0
-A
17
CE
CS
0
,
CS
1
OE
GW
BWE
BW
1
,
BW
2
,
BW
3
,
BW
4
(1)
CLK
ADV
ADSC
ADSP
LBO
ZZ
I / O
0
-I / O
31
， I / O
P1
-I / O
P4
V
DD
, V
DDQ
V
SS
地址输入
芯片使能
芯片选择
OUTPUT ENABLE
全局写使能
字节写使能
单个字节写入选择
时钟
突发地址进展
地址状态（高速缓存控制器）
地址状态（处理器）
线性/交错突发订单
睡眠模式
数据输入/输出
核心电源， I / O电源
地
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
I / O
供应
供应
同步
同步
同步
异步
同步
同步
同步
不适用
同步
同步
同步
DC
异步
同步
不适用
不适用
4877 TBL 01
注意：
1.
BW
3
和
BW
4
是不适用的IDT71V2579 。
2000年10月
1
DSC-4877/06
2000 ntegrated设备技术有限公司
