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PSD835G2V
PSD架构概述
2
PSD架构概述
PSD器件包含几个主要功能模块。
图2. 18页
显示
在PSD器件系列的架构。各块的功能进行了简要描述
以下各节。许多块执行多项功能，并且用户
可配置的。
2.1
内存
每一个存储块在下面的段落中简要讨论。更详细
讨论中可以找到
内存块第29页。
所述的4Mbit （ 512K ×8）闪存是PSD的主存储器。它被分成8个
同样大小的扇区都单独选择。
的256Kbit （ 32K ×8 ）个二次闪存被划分成4个相等大小的扇区。每
部门是单独选择。
在64千SRAM被设计用于作为一个高速暂存存储器，或作为一个扩展
MCU SRAM 。如果外部电池连接到电压待机（ VSTBY ， PC2） ，数据是
保持在电源故障的情况下。
的存储器中的每个扇区可位于不同的地址空间中由用户所定义的。
对于所有类型的存储器访问时间包括地址锁存和DPLD解码
时间。
2.2
页寄存器
8位的页寄存器扩展的MCU由多达256倍的地址范围。该
分页地址可被用作地址空间的一部分，以访问外部存储器和
外设或内部存储器和I / O 。页面寄存器也可以用来改变
解决的闪存部门的映射成IAP不同的存储空间。
2.3
PLDS
该器件包含两个PLD ，译码PLD （ DPLD ）和复杂可编程逻辑器件（ CPLD ） ，如
在表中所示的
2,
各优化用于不同的功能。的功能分区
可编程逻辑器件降低功耗，优化成本/性能，并简化了设计输入。
该DPLD用于解码的地址，并生成用于在PSD扇区选择信号
内部存储器和寄存器。该CPLD可以实现用户自定义的逻辑功能。该
DPLD有组合输出。该CPLD具有16输出宏单元（ OMC ）和8
组合输出。将PSD也有24个输入宏单元（IMC） ，可配置
作为输入到可编程逻辑器件。在可编程逻辑器件接收其输入的PLD输入总线，并
通过它们的输出目的地差异化，产品的术语和宏单元数。
在可编程逻辑器件使用的电源管理设计技术消耗最低的能源。该
PLD的速度和功率消耗是通过在PMMR0和其他的涡轮位控制
位在PMMR2 。这些寄存器由MCU在运行时设置的。有轻微的惩罚
以PLD传播时间调用电源管理功能时。
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