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SN65LVDS302
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SLLS733A - 2006年6月 - 修订2006年8月
可编程27位串行到并行接收
特点
串行接口技术
兼容FlatLink 3G如
SN65LVDS301
支持视频接口多达24位RGB
数据和第3控制位接收用1 ， 2或
3 SubLVDS差分线
SubLVDS差分电压电平
高达1.755 Gbps的数据吞吐量
三种操作模式以节省电力
- 主动模式的QVGA - 17毫瓦
- 典型关断 - 0.7
W
- 典型待机模式 - 27
W
典型
总线交换功能的PCB布局灵活性
ESD额定值> 4千伏（ HBM ）
4兆赫， 65兆赫的像素时钟范围
故障安全上的所有CMOS输入
包装5 x 5毫米微星少年
μBGA
用0.5mm的球距
非常低的EMI符合SAE J1752 / 3 ' Kh'规格
该串行数据和时钟通过分被接收
低电压差分信号（ SubLVDS ）线。
该SN65LVDS302支持三种操作电源
模式（关机，待机和活动） ，以节省
力。
当接收时，PLL锁定到输入时钟
CLK和产生一个内部的高速时钟在
所述数据线的线速度。的数据是串行地
加载到使用内部的移位寄存器
高速时钟。反序列化的数据呈现
用的一个娱乐并行输出总线上
从内部像素时钟PCLK产生
高速时钟。如果没有输入CLK信号存在，
输出总线保持静态与PCLK和DE
保持为低电平，而其他所有的并行输出拉
高。
并行（ CMOS ）输出总线提供了一个总线交换
功能。交换控制引脚控制输出
输出像素数据的销以便为R [7：0 ] 。
G [ 7：0 ]，B [ 7：0]时，VS ，HS， DE或B [0：7 ] ，G [0：7 ]中，R [0： 7]
VS ， HS， DE 。这给出了一个PCB设计灵活性
到更好的总线匹配到LCD驱动器的引脚配置，或
把接收机设备上的顶侧或底
在PCB的一侧。在F / S控制输入选择
一个缓慢的CMOS总线输出之间的上升时间最好
EMI和功耗和高速的CMOS
产量增加的速度或更高的负载设计。
应用
小型低排放之间的接口
图形控制器和LCD显示器
移动电话&智能手机
便携式多媒体播放器
描述
该
SN65LVDS302
接收器
反序列化
FlatLink 3G合串行输入数据到27
并行数据输出。该SN65LVDS302接收机
包含一个移位寄存器从加载30位的1 ， 2或
3串行输入锁存24个像素位和3
出到并行CMOS输出后控制位
检查奇偶校验位。如果奇偶校验证实
校验正确，海峡奇偶校验错误（ CPE ）输出
仍然很低。如果检测到一个奇偶错误时，在CPE
输出端产生一个高脉冲，而数据输出
总线无视新接收的像素。相反，该
最后一个数据字被保持在输出总线上的另一个
时钟周期。
FlatLink
3G
液晶显示
司机
LVDS302
CLK
数据
LVDS301
1
4
7
2
5
8
0
3
6
9
#
*
应用
处理器
同
RGB
视频
接口
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μBGA
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