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SN65LVDS302
SLLS733A - 2006年6月 - 修订2006年8月
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开关特性
在推荐工作条件（除非另有说明）
参数
D0 + ， D0 ， D1 + ， D1- ， D2 + ， D2- ， CLK +和CLK-
t
R / F
t
R / F
输入上升和下降时间
输入信号上升和下降时间
所有不匹配
SubLVDS输入
RXEN在V
DD
;参见图6-2
t
R
（N ） - 吨
R
（米）和叔
F
（N ） - 吨
F
（米）中n = D0， D1，D2或CLK
且m = D0， D1，D2或CLK
–100
800
100
ps
ps
测试条件
民
典型值
(1)
最大
单位
- [R [7：0 ] ，G [7：0 ]，B [ 7：0]时，VS ，HS， PCLK ， CPE
1声道模式中， F / S = L
2声道模式中， F / S = L
t
R / F
上升和下降时间的20 ％ -
80 ％的V
DD (2)
C
L
= 10 pF的
(3)
;看
图9
3通道模式， F / S = L
1声道模式中， F / S = H
2声道模式中， F / S = H
3通道模式， F / S = H
1通道和第3信道模式
t
OUTP
PCLK输出占空比
CPOL = V
IL
2声道模式
CPOL = V
IH
2声道模式
t
OSK
PCLK之间的输出偏移
和R [0：7 ] ， G [ 0：7] ， B 0 ： 7]
HS，VS和DE
SEE
图9
–500
500
ps
8
4
4
4
1
1
45%
48%
41%
50%
53%
47%
16
8
8
8
2
2
55%
59%
52%
ns
输入到输出的响应时间
t
PD （L）的
t
GS
t
PWRUP
t
PWRDN
从传播延迟时间
CLK +输入输出PCLK
RXEN干扰抑制
脉冲宽度
(4)
启用时间从电源
向下（ ↑ RXEN ）
从主动关闭时间
模式（ ↓ RXEN ）
RXEN在V
DD
, V
IH
=V
DD
, V
IL
= GND ，C
L
= 10 pF的，见
图14
V
IH
=V
DD
, V
IL
= GND ， RXEN V之间的切换
IL
和V
IH
;
SEE
图15
和
图16
从RXEN时间拉高到数据输出使能，
传输有效数据;看
图16
RXEN被拉低时接收模式;时间
测量召开之前，所有的静态输出：
R [O ： 7 ] = G [ 0 ： 7 ] = B [ 0 ： 7 ] = VS = HS =高， DE = PCLK =低，
PLL处于停机状态;看
图16
RXEN在V
DD
;设备处于待机状态;时间测量
从CLK输入开始切换到PCLK和数据
输出使能，传输有效数据;看
图17
RXEN在V
DD
;设备接收数据;时间
从CLK输入信号测量停止（输入开路或
输入共模VICM超过阈值电压
V
thstby
），直到所有的输出保持静态：
R [O ： 7 ] = G [ 0 ： 7 ] = B [ 0 ： 7 ] = VS = HS =高，
DE = PCLK =低， PLL处于关机;
SEE
图17
从CLK输入测试，以
PCLK输出
2 - CHM ; F
PCLK
=22MHz
3 ， CHM ; F
PCLK
=65MHz
0.087×fP
CLK
0.075×fP
CLK
1.4/f
PCLK
1.9/f
PCLK
2.5/f
PCLK
3.8
2
s
s
ms
11
s
t
唤醒
启用从待机时间
（ ↑↓ CLK ）
2
ms
t
睡觉
从主动关闭时间
模式（ CLK转换到
高阻抗）
3
s
f
BW
PLL带宽
(5)
兆赫
(1)
(2)
(3)
(4)
(5)
所有典型值是在25 ℃，用1.8 V电源，除非另有说明。
t
R / F
取决于在F / S的设定值和电容性负载连接到每个输出端。如何计算吨某些应用程序的信息
R / F
基于输出负载以及如何估计的定时预算互连到一LCD驱动器将在应用程序部分提供
接近这个数据表的末尾。
输出上升和下降时间优化为10 pF的输出负载。的上升和下降时间可以通过改变输出负载来调节
电容。
该RXEN输入采用了干扰抑制逻辑忽略短输入脉冲。吨
GS
是的持续时间或者是高到低或
由低到高的转变是被抑制。
当在一个链路使用SN65LVDS302接收机与发射机SN65LVDS301结合，对PLL的带宽
SN65LVDS302接收机总是超过的SN65LVDS301发射PLL的带宽。这可确保在所有稳定的PLL跟踪
操作条件和最大限度地提高接收机歪斜裕度。
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