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TMS320C6205
定点数字信号处理器
SPRS106G - 1999年10月 - 修订2006年7月
CPU （ DSP内核）的说明
CPU获取VelociTI高级甚长指令字（VLIW） （256位宽度）提供多达八个
32位指令到8个功能单元中的每一个时钟周期。该VelociTI VLIW架构
功能由八个单位没有与指令提供，如果他们还没有准备好控制
执行。每一个32位指令的第1位决定的下一个指令属于同一个执行
包作为先前指令，或者是否它应该在接下来的时钟作为下一个的一部分被执行
执行数据包。获取的包总是256位宽;然而，在执行包的大小而有所不同。该
可变长度的执行包是一个关键的节省内存的功能，与其他区分与C62x CPU
VLIW架构。
该CPU拥有两套功能单元。每组包含四个单元和一个寄存器文件。一组包含
功能单元.L1 ， .S1 ， .M1和.D1 ;另一组包含单位.D2 ， .M2 ， .S2和.L2 。这两个寄存器文件
每一个包含16个32位寄存器，总共32个通用寄存器。两组的功能单元，沿
有两个寄存器文件，双方组成一个CPU的[参见功能和CPU （ DSP核心）座和B
图，图1] 。这四个功能单元上的CPU的每一侧可以自由地共享的16个寄存器
属于该侧。此外，每个侧设有连接在所有寄存器的单一数据总线
另一侧，通过该两组功能单元能够从上述寄存器文件访问的相反侧的数据。
而由功能单元上的CPU作为寄存器文件的同一侧上的寄存器访问可以服务于所有的单元
在一个时钟周期，使用整个CPU的寄存器文件支持一个读和一个写寄存器访问
每个周期。
在与C62x CPU的另一个重要特点是加载/存储体系结构，所有的指令对寄存器进行操作
（相对于数据存储器中） 。两套数据寻址单元（ .D1和.D2 ）负责所有数据
寄存器文件和内存之间的传输。由.D单元驱动的数据地址允许数据
要用于从一个寄存器文件生成的地址加载或存储数据或从其他寄存器文件。该
与C62x CPU支持多种间接寻址方式使用任一的直链或环状的寻址模式
用5或15位偏移量。所有的指令都是有条件的，也最能访问的32个寄存器的任何一个。一些
寄存器，然而，被挑选出来，以支持特定的寻址或者保持为条件的条件
指令（如果条件是不会自动“真” ） 。两个.M功能单元专用于乘法运算。
这两个.S和.L功能单元执行一般的算术，逻辑和分支的功能与效果
可每个时钟周期。
该处理流程开始时的256位宽的指令取出的数据包是从程序存储器中取出。
目的地为单独的功能单元的32位指令被“链接”在一起，在至少“1”位
的指示显著位（LSB）位置。被“链接”在一起同时进行的说明
执行（最多总计8 ）组成一个执行包。的“0”中的LSB位的指令打破链，
有效地将跟着它在未来的执行数据包中的说明。如果执行数据包穿过
256位宽的读取分组边界，则汇编地方于下一取数据，而所述的剩余
当前获取的数据包被填充为NOP指令。执行分组的取数据组内的数量可以
变化从一个到八个。执行分组被调度到它们各自的功能单元，在1 ％的速率
时钟周期和下一个256位的取数据组是不取出的，直到从当前的所有执行分组取
包已经被发送。解码后，将指示同时驱动所有的活性的功能单元
八条指示每个时钟周期的最大执行速率。虽然大多数的结果被存储在32位
寄存器，它们随后可以移动到存储器以字节或半字为好。所有的加载和存储
指令是针对字节，半字或字寻址。
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邮政信箱1443
休斯敦，得克萨斯州77251-1443
