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ISL6123 ， ISL6124 ， ISL6125 ， ISL6126 ， ISL6127 ， ISL6128 ， ISL6130
该
ISL6123
和
ISL6124
具有相同的功能
除了启用Active极性与
ISL6124
有一个ENABLE输入＃ 。此外，该
ISL6123
和
ISL6130
也有一个超低功耗的睡眠状态时，
使是低的。
该
ISL6125
具有相同的个性作为
ISL6124
但
而不是充电帮浦驱动门输出它具有开放
漏输出，可以被拉最多Ⅴ的
DD
.
该
ISL6126
和
ISL6130
是在不同的
顺序上是没有确定的时间，但电压
确定的。它的个性是四个通道
独立操作，以便一旦所述集成电路被偏置和
的UVLO输入中任意一个大于0.63V
内部基准电压，并且使能输入，也满足了
GATE为相关UVLO输入将开启。反过来，
其他UVLO输入需要满足的
相关盖茨开启。 150毫秒后，所有的门都
完全上（门电压= VQP ）时，RESET ＃ ，释放到
高。在UVLO输入可以通过一个驱动
先前打开的输出轨提供的电压
确定的顺序或逻辑信号输入。任何
随后UVLO电平<的编程水平将拉
相关GATE和RESET ＃输出低电平（如果之前
释放），但不会锁存关断另一栅极。
预定的关断是通过拉高完成
能，这将导致RESET ＃锁存低，所有四个
GATE输出跟随编程的关闭顺序
类似于ISL6124 。
该
ISL6127
是一个四通道序列预编程
为A-B - C-D导通和D-C -B -A关断。所有四个后
UVLO和ENABLE输入＃满意的 10ms时，
序的开始和该序列中的下一个门
开始斜坡上升，一旦前面的门已经到达
VQP -1V 。在160ms之后，最后门是在VQP的
RESET ＃输出将被拉高。一旦任何UVLO是
不满意， RESET ＃被拉低， SYSRST ＃被拉低
和所有门电路同时关闭。当
ENABLE ＃为高信号为D GATE将开始拉低
而一旦低于0.6V下一个门将，然后开始拉
低，依此类推，直到所有的大门都为0V 。卸载，这个回合
关闭顺序将完成<1ms 。这种变体提供
较低的成本和尺寸实施为外部延迟
盖不被使用。由于延迟上限不使用本
IC不能耽误后续盖茨开始这样
必要的稳定或系统的内部管理需要
可以考虑。
该
ISL6128
是一个四信道设备组的四个
信道为两组的两个通道的每一个，为A，B
和C，D各组具有其自己的ENABLE ＃和
RESET ＃ I / IO引脚。这需要所有四个UVLO和两个
ENABLE ＃ s到满意的顺序启动。在A，B
集团将首先打开10毫秒之后的第二ENABLE ＃是
拉低与A则B ，随后打开了C，那么D.
一旦前面的GATE = VQP下一DLY_ON销
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开始充电的电容器因此，所有的四个城门打开。
d后GATE = VQP的RESET ＃大约在160ms
输出被释放到高电平。一旦任何UVLO不满意，
只有相关组的RESET ＃和2门拉
低。相关的EN输入必须要循环的断块
组被打开，再打开。正常关机是通过调用
无论是信令两个使能输入＃高，这会导致所有
两个相关的盖茨关机从开启相反的顺序
上。 DLY_X上限调整又将在盖茨之间的延迟
开启和关闭，但尚未顺序。
期间的偏置向上的RESET ＃输出保证是在
正确的状态与V
DD
低于1V 。
在SYSRST ＃引脚如下V
DD
在上电时用
内部弱上拉和既是输入和输出
连接提供了两个功能。作为输入时，如果它被拉动
低门都将无条件关闭和RESET ＃
拉低，参见图6。该输入也可以被用作无
等待使能输入，如果所有输入（ ENABLE和UVLO ）是
满足不通过 10ms的等待使延迟
启动DLY_ON盖松开时去高收费。如
的输出是有用的实施多个定序时
在设计中需要与一个kill同时关机
交换机在所有音序器。一旦任何UVLO不满意
于T长
FIL
相关SYSRST ＃将拉低拉所有
其他SYSRST ＃投入低，以至于在共同的连接
因此，无条件关闭多个所有输出
音序器。
以外
ISL6128
在故障之交，重启后
顺序自动一旦满足所有要求。这
允许对序列发生器和一个之间没有相互作用
控制器IC如果需要的话。启用& RESET ＃ I / O都可以
供的反馈和控制一个更高的水平，如果需要的。该
ISL6128
要求相关ENABLE ＃被用于循环
重新启动其关联的组的门。如果没有电容器
连接DLY_ON或DLY_OFF管脚和地之间的
那么所有这些相关的盖茨开始后立即开启
在10毫秒（T
UVLOdel
） ENABLE稳定时间出来了
过期和盖茨立即开始关闭时，
启用断言。
如果一些钢轨是待测序一起，以
消除电容器方差的时间，并获得效果
降低成本，一个共同的电容器可以被连接到两个或
更多DLY_ON或DLY_OFF引脚。在这种情况下，乘以
通过的共同DLY_X引脚的数量，以电容值
保持所期望的定时。
表1示出了从开始时的标称时间延迟
充电的各种电容值的1.27V基准
在DLY_X引脚。该表不包括的10毫秒
能在一个启动顺序锁定延迟，但
表示从末端的时间使锁定延迟
到GATE过渡的开始。有没有能锁定
延迟一段序列断，所以该表格示出了延迟
从一个禁止信号GATE过渡。
FN9005.8
2007年2月5日
